迎接 Chiplet / 3D IC量產浪潮
先進製程與封裝關鍵技術解密

隨著AI、HPC對高頻寬、高效能運算需求持續攀升,Chiplet與3D IC技術已全面從研發進入擴大量產階段,成為全球半導體製程與封裝創新的戰略焦點。這場以「異質整合」為核心的技術浪潮不僅是國際大廠的競技場,更直接關係到台灣半導體產業鏈的全球競爭力,從IC設計、晶圓代工、封裝測試到材料與設備供應商,都必須即刻應對Chiplet / 3D IC帶來的全新挑戰與龐大商機。

本場活動將聚焦於探討異質整合架構在實際導入量產過程中所面臨的製程控制、互連設計、熱控封裝、可靠性驗證與量產良率等多重挑戰,並從技術實作與應用導向出發,討論如何打通前後段整合斷點,推動先進製程與封裝的商業化落地。議題將涵蓋從晶圓到封裝的技術串接痛點、測試與驗證的瓶頸、以及如何因應高密度堆疊所需的新型封裝設備與製造流程。

活動議程

時間議題主講人
13:00~13:30報到與開場
13:30~14:103D異質整合啟動新世代晶片架構
14:10~14:50奈米結構檢測如何提升3D IC量產良率
14:50~15:10中場休息與交流
15:10~15:50從接合到整合:
高密度互連技術的良率挑戰與設備對策
15:50~16:30先進封裝熱挑戰下的可靠性解方:
從熱控到翹曲管理的全攻略
16:30~散會

*主辦單位保留變更議程權利,議程變更恕不另行通知。

報名表

指導單位

經濟部產業發展署

主辦單位

ACP
資策會

執行單位

新電子

活動時間

2025年10月22日(星期三) 13:00~16:30

活動地點

集思竹科會議中心2F 愛因斯坦廳 (新竹科學園區工業東二路1號)

如有活動相關疑問或報名網頁操作問題,請來信至:[email protected]

常見問題

本活動採預先線上報名,不開放現場報名。報名完成後將由主辦單位進行出席資格審核,與主題及屬性比較符合者為優先考量。

通過審核者,將於活動前兩周陸續以電子郵件方式寄發報到通知函和簡訊通知,以示您的出席資格。

未通過審核者,亦會收到婉拒通知信。若您未收到任何通知信件,請來電查詢。不開放無「報到通知函」及現場報名者入場。

活動將於13:00開放入場,請盡早完成報到手續,主辦單位依現場報到完成順序安排座位,額滿為止。

為加速您的報到流程,請務必記得攜帶您的公司名片1張,並請出示報到通知Email或報到簡訊。

場地額滿後將視現場狀況開放入場,主辦單位保有開放進場與否之權利。

本活動不提供紙本講義,主辦單位會後依講師意願提供電子檔下載,並於活動結束兩周內發送E-mail通知。

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