設計一個超低電壓的標準元件庫(Standard Cell Library)，須掌握標準元件的選擇與模擬標準元件的特性，並由於在超低電壓操作時，晶圓廠所提供的電晶體參數並不準確，須要藉由實際量測超低操作電壓標準元件庫的電路特性，觀察電路的操作頻率、功率消耗影響。而所設計的超低操作電壓電路經由下線，藉由量測晶片來驗證電路的操作頻率與功率消耗，以提供超低操作電壓的標準元件庫使用者可靠的數據。本電路主要是使用台積電(TSMC)0.13微米(μm)1P8M的製程，並且使用益華電腦(Cadence)及HSPICE作為圖表(Schematic)與電路設計模擬軟體。
可攜式電子產品及生物醫療是未來人類生活所不可或缺的科學技術。因此，開發使用太陽能電池電力供電且電路功能還能正常操作的超低操作電壓低耗電設計技術平台，不僅可促進可攜式電子產品及生物醫療微機電(MEMS)技術的研究發展，還能舒緩能源的過度使用。再者超低操作電壓低耗電設計技術的研究屬於IC設計技術基礎建設的一環，同時含括多方的技術能力。其未來將可適用於奈米製程技術，進行不同應用產品的電路設計，有機會創造出新一代的競爭力，足以影響電子產業生態。
而標準元件庫是目前數位IC設計的基礎，因此設計一個超低操作電壓的標準元件庫，有利於數位IC設計。而在超低操作電壓的標準元件庫設計上，從一開始標準元件的選擇，到電路的模擬、量測都需要仔細的考量。
當標準元件庫電路操作在超低電壓時，操作速度將會被限制，如此會局限超低操作電壓標準元件庫所能應用的地方，因此本設計使用順向基體偏壓技巧，將P型電晶體的基極偏壓在VSS，藉由這個技巧，電路操作速度提升30%，使得本標準元件庫擁有正常模式與順向基體偏壓模式兩種操作模式，可以依據不同的需求，設定在不同的操作模式下，使得本標準元件庫更具實用性。
除此之外，由於晶圓廠的電晶體參數是提供當操作電壓為1.2伏特所使用，當操作電壓降低到0.5伏特時，電晶體參數並不準確，無法模擬超低操作電壓標準元件庫正確的元件特性，這將會造成超低操作電壓標準元件庫使用者很大困擾。因此本文設計了測試電路，並且實現在130奈米製程上，藉由晶片的量測，來取得真實電路的操作頻率與功率消耗，可以提供超低操作電壓的標準元件庫使用者可靠的數據，使設計的電路更具有可靠度。
解決電晶體參數不準的問題後，就可進行標準元件選擇與模擬分析，分析電路特性；此外，還將探討標準元件的測試電路設計流程、布局方式、測試電路量測，並進一步將量測晶片結果與布局後模擬結果做比較。
標準元件選擇與模擬分析
由於電路要操作在0.5伏特電壓下，因此在選擇標準元件時，有幾點必須仔細考量，第一，串接多顆電晶體的標準元件會造成充放電路徑過長，影響操作速度，不適用於超低電壓操作；第二，邏輯太過複雜的標準元件，其傳輸延遲會過長，也不適用於超低電壓操作；第三，也要選擇使用率較高標準元件，以減輕後段再作標準元件特性萃取及布局所花費的時間。
經過上述條件的篩選，我們的標準元件庫選擇了兩百零六個標準元件。在簡單邏輯(Simple Logic)部分有11個INV、11個BUFF、6個BUFT、15個ND、15個NR、12個AN、12個OR、3個XNR、3個XOR；複雜邏輯(Complex Logic)部分有12個AO、12個OA、24個AOI、24個OAI、9個IND、9個INR、3個IIND、3個INR、9個MUX、9個MUXxN，同步電路(Synchronous Circuit)部分有CDFF、CDFFS、CDFFR、CDFFSR。
基體效應分析
在設計標準元件時，使用了順向基體偏壓(Body Bias)的技巧，將P型電晶體的基極偏壓在VSS，使電晶體操作在順向基體偏壓。P型電晶體會受基體效應(Body Effect)之影響而使得電晶體的臨界電壓產生變化。電晶體的臨界電壓 可描述如下方程式：
(1)
VTH表示電晶體的臨界電壓，VTH0表示電晶體基極與源極之間無電位差時的臨界電壓，γ表示電晶體的基體效應參數，ψF表示與半導體能階相關的參數。由方程式(1)中可看出，當電晶體的基源極電壓VSB較大時，則電晶體的臨界電壓VTH的電壓值也會比較大。反之，當電晶體的基源極電壓VSB較小時，則電晶體的臨界電壓VTH的電壓值也會較小。
因此，藉由控制電晶體的基源極電壓VSB，即可調整電晶體的臨界電壓。此外改變電晶體的臨界電壓VTH，也會改變電晶體導通時所輸出的電流ID的大小。而電晶體於操作狀態下，所產生的電流ID可如下述方程式所示：
(2)
其中，μ表示載子遷移率，COX表示閘極氧化層的單位電容大小，W表示電晶體的閘極寬度，L表示電晶體的閘極長度。首先，假設電晶體的μ、COX、W/L、VGS與VDS在不變的情形下，當電晶體臨界電壓VTH較大時，則電晶體輸出的電流ID較小，電晶體操作速度較慢。反之，若電晶體的臨界電壓VTH較小時，則電晶體所輸出的電流ID也會變大，電晶體操作速度也會變快。因此，可藉由調整電晶體的基源極電壓VSB，來改變電晶體的臨界電壓VTH，進而控制電晶體輸出電流ID值的大小與電晶體操作速度的快慢。
藉由這個技巧，當電晶體操作在順向基體偏壓模式時，電路操作速度提升了30%。使得本標準元件庫擁有兩種操作模式，分別是正常模式與順向基體偏壓模式。
標準元件的模擬分析
如圖1所示，在模擬標準元件的特性時，是採用相同元件串接三級，第一級電路的功能是提供給第二級電路一個較真實的輸入訊號，第三級電路是提供第二級電路一個負載電容，觀察第二級的輸入訊號與輸出訊號，量測傳輸延遲、上升時間、下降時間、功率消耗。
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| 圖1 標準元件模擬示意圖 |
如圖2～圖5所示，分別是AND(an2)、NAND(nd2)、NOR(nr2)與OR(or2)四種標準元件，操作在不同的電壓以及P型電晶體基極電壓(VB)下Power×Delay表現。
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| 圖2 ANDS Power×Delay比較圖 |
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| 圖3 NAND2 Power×Delay比較圖 |
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| 圖4 OR2 Power×Delay比較圖 |
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| 圖5 NOR2 Power×Delay比較圖 |
在VDD=0.5V、VB=0V與VDD=1.2V、VB=1.2V兩種操作下，Power×Delay是跟標準元件的邏輯有關。如圖2所示，在AND邏輯上，VDD=1.2V、VB=1.2V在Power×Delay表現是比較好的。而圖3、圖4與圖5中，NAND、NOR、OR 邏輯上則是VDD=0.5V，VB=0V在Power×Delay表現是比較好的。
從上述的模擬所得到的結果，在大多數的標準元件，操作在電壓0.5V，VB電壓0V時，Power×Delay有較好的表現。再由圖2～圖5可以觀察出，在VDD=0.5V，VB=0.5V時，Power×Delay表現是比較不好的。但由於電路操作在VDD=0.5V、VB=0.5V時，是希望電路可以有較低的功率消耗，而對操作速度並沒有要求，所以Power×Delay的數值較差是可以接受。
溫度的模擬分析
如圖6所示，在模擬操作在不同溫度時，發現超低操作電壓標準元件庫在順向基體偏壓模式狀態下，當溫度高於80℃時，Power×Delay的數值會快速上升。
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| 圖6 標準元件(IVND0) Power×Delay比較圖 |
如圖6所示，在分析了模擬結果，會造成這個現象主要兩個原因：首先，模擬結果如圖7所示，臨界電壓會隨著溫度上升而降低。
(3)其次，臨界電壓的降低，會導致IBS的上升。
(4) |
| 圖7 臨界電壓及溫度 |
根據上述兩個原因，當晶片的工作環境溫度上升時，會導致電路的漏電流快速上升，使得電路的功率消耗增加。針對這個問題，如何降低溫度對電路的影響，將是未來研究的方向。
標準元件的測試電路設計
在標準元件中，挑選了INVD0、ND2D0、NR2D0，基體偏壓元件來當作被測試的標準元件，如圖8所示，INV31、NAND31、NOR31測試電路主要是量測INVD0，ND2D0，NR2D0三個標準元件的功率消耗以及振盪頻率。
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| 圖8 INV31、NAND31、NOR31測試電路 |
測試電路是由頭尾串接的31級標準元件(INVD0，ND2D0，NR2D0)、多工器(MUX)、解多工器(DEMUX)、高低壓電平轉換電路(Level Shift)與除頻器所組成，經由頭尾串接31級的標準元件(INVD0，ND2D0，NR2D0)振盪出輸出頻率，由於31級標準元件電路設定的操作電壓可以在0.5V以及1.2V，因為操作在不同電壓，輸出波形的準位與頻率會有不同，因此要藉由S1訊號控制多工器與解多工器來選擇輸出波形的路徑，當電路操作在0.5V時，設定S1=1，輸出波形會經過高低壓電平轉換電路，將輸出電壓準位從0.5V提升到1.2V，而當電路操作在1.2V時，設定S1=0，輸出波形會經過除頻器來降低輸出的頻率，再藉由Buffer將訊號傳送到晶片外部量測，便可以觀察在不同的操作電壓與VB下，輸出功率消耗以及操作頻率的變化，而操作頻率就可以推算出標準元件(INVD0，ND2D0，NR2D0)的傳輸延遲時間。
基體偏壓元件電路
圖9是放置四組20微米長的N型井，分別放上四組NAND31，在每一組的N型井放上1～4個基體偏壓元件，藉由S1、S2訊號控制多工器來選擇，經過高低壓電平轉換電路將電壓準位由0.5V提升到1.2V，最後再經過Buffer將訊號傳送到晶片外部量測，觀察不同數量的基體偏壓元件對電路功率消耗以及操作速度的影響，藉由量測結果可以評估基體偏壓元件何種擺放方式較適合。
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| 圖9 基體偏壓元件測試 |
管線式加法器電路
管線式加法器電路主要是要驗證所設計的超低操作電壓標準元件庫應用在管線式系統中是否可以正常動作。在圖10管線式加法器電路中，將D型正反器與組合電路(FA)合成一個管線式加法器，經由壓控振盪器提供一個頻率可以變化的週期訊號，藉由改變VC的電壓準位來控制週期訊號的頻率，觀察合成的管線式加法器所能操作的最快頻率，藉以驗證超低操作電壓標準元件庫可應用於管線式系統並得到電路所能操作的最快頻率。
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| 圖10 管線式加法器電路 |
標準元件布局方式
如圖11所示，超低操作電壓標準元件庫的設計方法是採用一般使用的標準元件庫的布局方式，不過在每一個標準元件布局中並無N型井接觸(Contact)，並須額外設計一個基體偏壓元件，提供N型井電位。
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| 圖11 標準元件庫布局方式 |
如圖12所示，是基體偏壓元件的布局方式，基體偏壓元件主要功能是提供N型井電位，藉由P型電晶體不同基極端的電位，使P型電晶體遭受基體效應的影響而產生不同的臨界電壓，電路就會有不同的操作速度。
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| 圖12 (a)基體偏壓元件布局圖、(b)INV布局圖 |
當基體偏壓元件提供VDD電位給N型井，本標準元件庫操作在正常模式。當基體偏壓元件提供VSS電位給N型井，本標準元件庫操作在順向基體偏壓模式。如此一來，本標準元件庫擁有正常模式以及順向基體偏壓模式兩種操作模式。
標準元件測試電路量測
待測電路INV31、NAND31、NOR31主要有三種操作模式，分別是順向基體偏壓模式(VDD=0.5V VB=0V)、正常模式(VDD=0.5V VB=0.5V)以及在1.2V操作電壓的三種狀態，量測振盪頻率以及功率消耗。表1是電路輸出頻率的比較表，是晶片量測與布局後模擬結果的比較，可以觀察出晶片量測所得到的操作頻率比布局後模擬結果減少了25～30%。再由表2觀察消耗功率的差異，因為消耗功率是與操作頻率示相關的，而布局後模擬的振盪頻率是比較快的，所以布局後模擬的功率消耗也都較實際量測時大。
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| 表1 測試電路輸出頻率比較表 |
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| 表2 測試電路消耗功率比較表 |
在VDD=1.2V時，布局後模擬與晶片量測的振盪頻率與功率消耗則是比較接近，代表電晶體的參數適用於1.2V的模擬。而當電路操作在低電壓時，當電路操作在順向基體偏壓模式與正常模式兩種狀態下，布局後模擬的結果與晶片量測的誤差，主要原因可能有下列幾項：
首先，晶圓廠所提供的電晶體參數操作在低電壓時，誤差較大。如表1所示，在INV31操作在1.2V時，布局後模擬結果67.1MHz與量測結果69MHz相近，而操作在VDD=0.5V、VB=0.5V時，布局後模擬結果49.3MHz與量測結果26.26MHz誤差較大。由上述討論，可以得知電晶體Model操作在低電壓時，誤差較大。
再者，晶片外部電壓提供0.5V，到晶片內部時，因為電源網路的布局連線的電阻值所造成的電壓降，降低內部VDD的準位，造成電路操作速度變慢；此外，抽取晶片內部的寄生電容的誤差，亦是可能原因。
根據上述的討論，在低電壓操作時，為取得實際的電路特性，必須藉由實際的量測，來觀察電路的操作頻率與功率消耗。
基體偏壓元件數字量測
圖13所表示的不同個數的基體偏壓元件對標準元件(INVD0)的傳輸延遲影響。在順向基體偏壓模式下，基體偏壓元件個數越多，傳輸延遲越小，原因是基體偏壓元件個數越多，N型井電位(VB)就約接近0V，傳輸延遲也就會越小。在正常模式下，基體偏壓元件個數越多，傳輸延遲越大，原因是基體偏壓元件個數越多，N型井電位(VB)就約接近0.5V，傳輸延遲也就會越大。
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| 圖13 基體偏壓元件個數對傳輸延遲影響 |
管線式加法器量測
如圖14與圖15所示，分別是管線式加法器電路操作在正常模式與順向基體偏壓模式下的波形圖，圖14中上方顯示的波形是進位數，下方顯示的波形是壓控振盪器輸出頻率除八的波形(Fvco)，藉由調整壓控振盪器的控制電壓，增加周期訊號的速度，觀察進位數波型是否有動作，來量測管線式加法器電路可操作的最高速度。
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| 圖14 正常模式下的管線式加法器電路波形圖 |
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| 圖15 基體偏壓模式的管線式加法器電路波形圖 |
由圖14可以觀察出Fvco最高的操作頻率可以到21.8MHz，代表此管線式加法器電路在正常模式下可操作在21.8×8=174.8MHz。再觀察圖15的波形，可以觀察出Fvco最高的操作頻率可以到31.5MHz，代表此管線式加法器電路在順向基體偏壓模式下可操作在31.5×8=252MHz。
將實際量測結果與布局後模擬結果做比較，在布局後模擬時，電路操作在順向基體偏壓模式下，操作頻率可以到373MHz，而在實際量測時僅能到252MHz。造成實際量測結果與布局後模擬結果的誤差，應該與先前提出的原因相同。
為設計超低電壓標準元件庫，須從選擇元件清單(Cell List)到模擬標準元件的特性並實現於 130奈米製程上；同時，實際量測超低操作電壓標準元件庫的電路特性，觀察電路的操作頻率、功率消耗影響，才能提供超低操作電壓的標準元件庫使用者可靠的數據。
而在量測晶片時，當電路操作在順向基體偏壓模式時，在當環境溫度上升時，電路的漏電流會快速上升，使得電路的功率消耗增加，此一問題將是未來研究的方向。
(本文作者任職於工研院系統晶片科技中心)
