西門子數位化工業軟體日前推出創新解決方案Calibre DesignEnhancer,能幫助積體電路(IC)、自動布局布線(P&R)和全客製化設計團隊在IC設計和驗證過程中實現「Calibre設計即正確」設計布局修改,進而顯著提高生產力、提升設計品質並加快上市速度。
Calibre DesignEnhancer是西門子Calibre nmPlatform IC實體驗證平台「左移」系列工具之最新產品,可幫助客製化與數位設計團隊快速準確地最佳化設計,以減少或消除壓降(IR Drop)與電子遷移(EM)等問題,進而提升實體驗證準備就緒能力。Calibre DesignEnhancer可在IC設計和實作階段期間,支援自動最佳化布局,幫助客戶更快地達成「DRC-clean」,以實現tapeout,同時提高設計可製造性和電路可靠性。
STMicroelectronics智慧電源技術研發設計支援總監Pier Luigi Rolandi表示,Calibre DesignEnhancer解決方案能夠幫助ST持續加強IC設計,在處理和解決電路電阻值過大和 IR 壓降等問題方面表現出色。
在對IC設計進行實體驗證之前,工程師通常須依賴第三方P&R工具來整合設計,以實現可製造性(DFM)最佳化,這通常需要執行多次驗證才能最終得到「DRC-clean」的結果。有了西門子全新的Calibre DesignEnhancer工具,設計團隊可以顯著縮短驗證周期時間並減少EM/IR問題,同時為實體驗證做好布局準備。
Calibre DesignEnhancer工具目前提供以下三種使用模式:
貫孔修改:可自動分析布局,並最多插入超過100萬個Calibre-Clean的「設計即正確」貫孔,以減少貫孔電阻對EM/IR和可靠性的影響。基於對布局和Signoff設計規則的透徹了解,貫孔插入可以幫助客戶實現其功耗目標,而不會影響效能或面積指標。
電源/接地增強功能:可自動分析布局,並在開放軌道中插入Calibre nmDRC-Clean的貫孔和互連,進而建立並行運作,以降低電源/接地結構上的電阻,並減少與電源線相關的IR和EM問題。使用Calibre DesignEnhancer工具可為客戶減少達90%的IR壓降問題。
填充單元插入:可最佳化實體驗證就緒所需的去耦電容(DCAP)和填充單元插入。此種插入取代了傳統的P&R填充單元插入流程,有助於提供更高品質的結果,並使執行時間加快10倍之多。
西門子數位化工業軟體Calibre設計解決方案部門的實體驗證產品管理資深總監Michael White表示,當今IC設計環境充滿了挑戰,採用先進製程的工程團隊在工作中往往受到給定的面積和專案時間表的約束,因此很難最佳化布局以實現可製造性和高效能。藉著使用Calibre DesignEnhancer軟體,設計師可以在設計週期的早期發揮Calibre的多邊形處理速度和準確度優勢,這有助於避免設計週期後期出現意外情況。
Calibre DesignEnhancer解決方案採用了經過驗證的技術、引擎和Calibre的合格規則集,可以幫助客戶獲得設計即正確、Calibre DRC-Clean並準備好Signoff驗證的結果。此方案可以將OASIS、GDS和LEF/DEF檔案作為輸入文件讀取,並以OASIS、GDS或增量DEF檔案的任何組合輸出布局修改,幫助設計團隊輕鬆地將Calibre DesignEnhancer軟體變更返標註(Back-annotate)至設計資料庫中,以使用常用的功耗時序分析工具執行功耗和時序分析,進而在設計生命週期的前期提供進一步分析的方法。
Calibre DesignEnhancer工具使用業界的介面標準,與所有主要設計和實作環境整合,提供了一個易於使用的工作環境。Calibre DesignEnhancer套件現在可供所有支援130nm到2nm設計的領先晶圓代工廠使用,具體情況取決於使用模型和技術。