賽靈思推出可部分重組FPGA設計流程

2010 年 07 月 30 日

賽靈思(Xilinx)推出第四代可部分重新組態設計流程及智慧型時脈閘控方面的多項全新強化方案,可針對Virtex-6現場可編程閘陣列(FPGA)設計中的動態模塊記憶體(BRAM),減少24%功耗。研發業者即日起已可下載ISE Design Suite 12.2,利用簡單、直覺化的可部分重新組態設計流程,進一步降低功耗與整體系統成本。此外,最新的ISE版本中還提供一項低成本模擬解決方案,支援嵌入式設計流程。
 



ISE Design Suite部門資深行銷總監Tom Feist表示,賽靈思FPGA支援可部分重新組態功能已久,並具備充裕彈性,能在現場進行編程與重新編程。而賽靈思致力使設計流程更有效率、更經濟的策略,正可因應如今業界在成本、電路板空間及功耗方面的嚴苛限制。
 



可部分重新組態功能可提供立即調整的高彈性,大幅擴充單一FPGA功能。設計人員可在運作時重新編程FPGA某些區域,藉此加入新功能,對於元件中其餘部分的應用軟體,則完全不受任何影響。可部分重新組態亦讓設計人員能用較省電功能替換掉較耗電功能,可在不需要最高效能時段,減低系統功耗。
 



賽靈思透過直覺化的設計流程與介面,讓其第四代可部分重新組態方案更容易使用。其中包括一款改良式時序限制與時序分析流程,自動將代理邏輯插入至橋接與可重新組態的部分,並具備完整的設計時序收斂與模擬功能。ISE 12 讓設計人員能運用Virtex-4、Virtex-5及Virtex-6等元件,開發各種可部分重新組態應用。
 



賽靈思為協助客戶讓其設計更省電,強化其智慧型時脈閘控技術,降低BRAM動態功耗。透過一組獨特演算法,ISE能自動中斷不必要的邏輯活動,可降低整體動態功耗最高達30%。從ISE Design Suite 12.2開始,智慧型時脈閘控的最佳化功能,還能透過簡單或雙埠模式來降低特定隨機存取記憶體(RAM)模塊的功耗。這些模塊提供陣列啟動、寫入啟動、及輸出暫存器時脈啟動等模式。大部份的省電成效,都是透過採用陣列啟動來獲得。ISE是唯一提供細分時脈閘控最佳化的FPGA工具,這些最佳化功能已整合在各種布局與繞線演算法中。
 



ISE Simulator(ISim)目前已可透過Xilinx Platform Studio(XPS)與Project Navigator工具,支援嵌入式設計流程,讓嵌入式產品設計人員運用整合在ISE Design Suite中的混合語言(VHDL與Verilog)模擬器。新版ISim加入多項強化生產力功能,包括自動偵測與列出設計記憶體,以利檢視與編輯的作業。新增的記憶體編輯器(Memory Editor)讓設計人員能透過採用圖形化方式來探測各種what-if情況,不必重新編譯就能強制設定一個訊號內的某個值或Pattern模板。ISE 12亦讓設計人員能透過波形檢視器來瀏覽HDL來源碼。
 



賽靈思網址:www.xilinx.com/tw

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