降低CMOS SoC功耗 PowerShrink平台問世

作者: 莊惠雯
2011 年 06 月 24 日

半導體製程不斷演進,除為進一步縮小體積外,功耗的降低更是先進製程追求的重點。不過,由於現階段互補式金屬氧化物半導體(CMOS)製程在晶片的電壓已達瓶頸,因此各種降低晶片功耗的技術紛紛出籠,其中,PowerShrink技術可降低約50%的系統單晶片(SoC)功耗,已逐漸受到市場重視。
 


右起為SuVolta總裁暨執行長Bruce McWilliams、資深市場行銷副總裁Jeff Lewis





PowerShrink由SuVolta提出,該公司總裁暨執行長Bruce McWilliams表示,功耗與電壓一向成正比,在降低功耗與電壓的同時,晶片效能亦將受到影響,如何取得平衡,一直以來,考驗著晶圓廠、半導體設計公司與整合元件製造商(IDM)的智慧。隨著行動裝置的需求大增,市場對於晶片功耗的要求益發嚴苛,而透過PowerShrink平台,可調整半導體電晶體的臨界電壓,除進一步降低晶片整體所需的功耗外,並可解決漏電問題,因此可降低50%的晶片功耗。
 



PowerShrink平台包含Deeply Depleted Channel(DDC)CMOS電晶體技術,可藉此技術移除半導體中的雜質,加速電晶體的處理速度,因此業者毋須擔心,電壓降低後,晶片處理效能也隨之下降的問題。
 



SuVolta資深市場行銷副總裁Jeff Lewis解釋,根據65奈米晶片電壓變化與漏電關係測試結果,在0.3與0.7伏特時,電晶體漏電情況最為嚴重,最多可較0.5伏特電壓時高出十萬倍,若將這兩個臨界點朝0.5伏特推移,情況將可解決,同時也可維持晶體的處理效能。
 



McWilliams進一步指出,SuVolta與晶圓廠已在28奈米SoC導此一技術,且電壓測試結果一如預期,約可減少晶片50%功耗,預期該技術在未來的14奈米製程上,也可適用。
 



半導體晶片所需的電壓已從5伏特(V),降低至3伏特,甚至目前的1伏特,已無法再進一步突破到更低的電壓。因此,半導體相關業者遂提出FinFET與FD-SOI技術,以期降低晶片電壓。McWilliams指出,FinFET較適用於高處理速度的微控制器(MCU);PowerShrink則鎖定SoC,至於FD-SOI由於該技術在晶片內部若有多種電壓臨界值時,尚有挑戰待解,因此較不受業者青睞。整體而言,PowerShrink降低功耗的效果較FinFET與FD-SOI佳。
 



此外,PowerShrink除功耗降低的效能較好外,毋須更改半導體製程設備與材料的特性,也是該技術已獲富士通(Fujitsu)半導體與其他業者採用的原因。

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