從2D FET到2D CFET　製程微縮帶動2D材料需求(1)

為延續摩爾定律(Moore’s Law)，半導體製程微縮的技術創新方向不斷轉變。採用2D結構的互補式場效電晶體(CFET)，將是下一個推動產業變革的技術。

近二十年來，受摩爾定律啟發的純電路微縮，已不再是預測CMOS技術節點演變的唯一指標。第一個徵兆出現在2005年左右，當時Dennard縮放已經開始放慢。(編按：Dennard定律是指在固定功耗下，製程節點升級可帶來的性能提升幅度)。

隨著時間推移，半導體產業逐漸開始以其他技術創新來補充以微影技術(Lithography)為中心的縮放，以維持性能、功耗、面積和成本的優勢。這些技術創新包括在電晶體層級的材料和架構探索、在標準單元層級的設計-製程技術共同最佳化(DTCO)，以及透過3D整合技術實現的系統-製程技術共同最佳化(STCO)。

這些短通道效應(Short Channel Effect)驅使晶片產業從平面式金氧半場效電晶體(MOSFET)轉換到鰭式場效電晶體(FinFET)，近期則為高效能運算(HPC)應用而轉至環繞閘極(GAA)奈米片電晶體。這些結構創新(圖1)成功讓閘極重獲在傳導通道的靜電控制能力。奈米片型的電晶體可望延續邏輯晶片的微縮發展，整合標準單元層面的創新的話，至少可以發展三個技術世代。這些包含先進內連導線和中段製程方案，以及導入晶背供電網路(BSPDN)等等。

互補式場效電晶體，或簡稱為CFET，將是下一個推動市場變革的技術，透過交互堆疊n型和p型通道來實現更大幅度的尺寸微縮。imec預計會在0.7奈米(A7)技術節點引進CFET，起碼將imec的技術發展藍圖拓展到0.3奈米(A3)世代。閘極(目前由n型和p型元件共用)如同在環繞閘極(GAA)奈米片電晶體內，完全包圍並位於多個矽通道之間，確保最大程度的靜電控制。

2D材料登上舞台

但最終，即便是在CFET電晶體時代，短通道效應還是會加劇未來微縮的複雜度。不斷縮短電晶體閘極和通道長度需要更薄的半導體通道，才能限制電流的傳輸路徑，進而在裝置關閉時限制電荷載子洩漏的可能性。為了讓CFET電晶體發展到0.2奈米(A2)技術節點，將傳導通道長度降到10奈米以下，矽通道的厚度也必須縮到10奈米以下。但在這樣薄的矽通道內，電荷載子遷移率和電晶體的導通電流開始急遽下降。

此時，2D半導體，尤其是過渡金屬二硫族化物(MX₂)，帶來了發展契機。這些半導體內的原子以分層晶體的形式排列，單層厚度僅約0.7奈米，可用來製成超薄的通道。另外，不論通道多厚，這些材料預計都能維持相對較高的載子遷移率。這能在無需考量短通道效應的情況下實現閘極和通道長度的終極微縮。

先進節點2D材料整合面臨技術挑戰

2D通道材料在極限微縮節點所能提供的顯著性能升級已經吸引業界晶片製造大廠和學界權威的關注。他們已著手挹注大量研發資源，試圖克服在最先進節點導入2D材料的發展障礙。2D材料整合確實帶來一系列挑戰，墊高了0.2奈米(A2)節點的成本與整合所需的資源投入。

2D材料沉積

首先是沉積2D材料層的挑戰。針對需要高性能元件的應用，有兩種途徑可以採用：在目標基板上直接成長2D材料；或是在「成長基板」上成長材料，隨後把該元件層轉移到目標基板。

直接成長2D材料通常需要特定的基板，並在高溫(約1000°C)狀態進行。如需採用與業界技術相容的製程和材料，成長基板可能不太適合用來引發高度結晶—導致薄膜的性能衰退。儘管如此，直接成長可能提供均勻一致性、晶圓級覆蓋與業界製程相容性。

在第二種途徑，材料可在一片外部的「理想」基板(例如藍寶石)進行，促成高性能薄膜，並方便後續轉移到目標晶圓的作業。轉移作業能以更低的溫度(約300°C)進行，遠低於直接成長的途徑。但轉移薄膜所造成的製程步驟增加可能會影響晶片製程的成本和良率。

閘極堆疊整合

第二項挑戰有關於閘極堆疊整合和介電材料沉積。諷刺的是2D材料之所以能打造出超薄元件層的根本原因，也是導致介電材料沉積更為複雜的元凶。製成2D材料的這些元件層是透過極弱的凡德瓦力在垂直向彼此束縛，使得該元件表面大多處於鈍化狀態，沒有任何懸鍵(圖2)。在運用矽材慣用無礙的沉積技術時，2D材料的特性就帶來了難題，其中包含透過與表面懸鍵的交互作用來實現的原子層沉積(ALD)技術。

低電阻的源極/汲極接點

第三大挑戰是形成具備低電阻的源極/汲極接點。在矽材上，源極/汲極接點的形成是將一種金屬材料與源極/汲極區域建立連接，在該介面建立蕭特基能障。接著，利用穿隧機制，把電荷載子注入源極。為了確保製出低電阻的源極/汲極接點，運用兩項主要技術：(1)在源極/汲極區域進行高度摻雜；以及(2)形成矽化物。不過這些有助於實現目標的技術很難在2D材料薄層實現，促使研究人員探索替代的解決方案。

2D材料摻雜

2D材料摻雜不只是對獲得低電阻接點來說重要，對調整通道內的臨界電壓(V_th)和降低接觸電阻而言也是必需。不同於相應的3D技術，運用傳統的離子束植入法來進行2D材料的替代摻雜會導致材料的傳輸性質嚴重衰退。由於材料本身極薄，就算是取代晶格內的一顆原子，對2D材料所造成的影響也會更甚於3D材料。目前也在探索其他的摻雜技術(例如靜電摻雜或表面摻雜)，但仍未出現明朗的解決方案。

p型和n型場效電晶體

CMOS技術應用必須透過整合n型和p型兩種通道場效電晶體(FET)來實現。在傳統的CMOS技術，這兩種FET以矽材製成。但目前為止，還為發現任何2D材料可用來製造這兩種元件：最適合用來製造n型元件的材料(例如二硫化鉬，即MoS₂)並不是製造p型元件的最佳材料(最有發展潛力的是二硒化鎢WSe₂)。

強化可靠度和變異性的需求

最後，直到近期，相關研究主要都在實驗室內進行。在這種環境下，「超凡的」元件能在公分等級的測試樣本上實現。然而，要將這些製程導入與12吋晶圓整合技術相容的業界等級仍需龐大的研發心力。同時還要強化可靠度和大幅縮減變異性。

從2D FET到2D CFET　製程微縮帶動2D材料需求(1)

從2D FET到2D CFET　製程微縮帶動2D材料需求(2)