全球可編程平台廠商賽靈思(Xilinx)宣布，推出第四代可部分重新組態設計流程，以及智慧型時脈閘控方面的多項全新強化方案，可針對Virtex-6現場可編程閘陣列(FPGA)設計中的動態模塊記憶體(BRAM)，減少24%功耗。研發業者即日起已可直接下載ISE Design Suite 12.2，利用一個簡單易用的直覺化可部分重新組態設計流程，進一步降低功耗與整體系統成本。此外，最新的ISE版本中還提供一項低成本模擬解決方案，支援嵌入式設計流程。
ISE Design Suite部門資深行銷總監Tom Feist表示，由於系統日趨複雜，現今研發人員必須以更少資源達成更高目標，FPGA的可調適彈性，加上本身可重新編程能力，已成為一項重要資產。賽靈思FPGA從很久前就開始支援可部分重新組態功能，並具備充裕彈性，能在現場進行編程與重新編程。如今業界在成本、電路板空間及功耗方面均面臨嚴苛限制，因此需要效率優異與符合經濟的設計策略，才能維持競爭力，該公司因而更加致力於讓設計流程變得更簡單。
此款可部分重新組態功能提供可立即調整的高彈性，大幅擴充單一FPGA功能。設計人員可在運作時重新編程FPGA某些區域，藉此加入新功能，但對在元件其餘部分中運行的應用軟體，完全不會造成任何影響。舉例來說，客戶現階段正開發有線式光傳輸網路解決方案，可開發出多埠多工器/轉發器的功能，並減少使用資源達30～45%，軟體無線電解決方案可動態交換通訊波形，其他波形仍可繼續運行不會受到干擾，也不必改用更大或額外的元件。可部分重新組態亦讓設計人員能用較省電功能替換掉較耗電功能，在不需最高效能時段，減低系統功耗。
賽靈思透過一個更加直覺化的設計流程與介面，讓其第四代可部分重新組態方案更容易使用。其中包括一款改良式時序限制與時序分析流程，自動將代理邏輯插入至橋接與可重新組態的部分，並具備完整的設計時序收斂與模擬功能。ISE 12 讓設計人員能運用Virtex-4、Virtex-5及Virtex-6等元件，開發各種可部分重新組態應用。
賽靈思網址：www.xilinx.com
