賽靈思(Xilinx)推出加速系統驗證的2015.1版設計套件–Vivado。該套件具備多項可加快全可編程(All Programmable)現場可編程閘陣列(FPGA)和系統單晶片(SoC)開發與部署的功能。新版本設計套件包含Vivado實驗室版本、加速的Vivado模擬器和第三方模擬流程、互動式跨時脈(CDC)分析，以及採用賽靈思軟體開發套件(SDK)的系統效能分析。
Aldec公司執行長Stanley Hyduke博士表示，採用賽靈思Vivado工具指令語言(Tcl)庫架構，Aldec可透過Vivado設計套件整合Riviera-PRO和Active-HDL，此整合功能為客戶打造簡易使用的設計工具。
Vivado實驗室版本包含Vivado元件編程器、Vivado邏輯和序列輸入/輸出(I/O)分析器，以及記憶體除錯工具，針對不需要全功能Vivado設計套件的實驗室環境用途，提供一個比全功能設計套件小75%的簡易版，大幅減少在實驗室內的設定時間和系統記憶需求。
新版設計套件具備各種模擬流程功能，這些模擬流程可將LogiCORE矽智財(IP)編繹時間縮短兩倍以上，，讓整體模擬效能比之前版本快20%。
另外，賽靈思亦提供互動式跨時脈分析功能以擴充驗證流程，讓系統設計人員盡早為跨時脈問題進行除錯，縮短系統除錯週期。跨時脈分析功能與新款套件互動式時序分析和交錯式測試結合，將提供理想的時序分析和除錯功能。
賽靈思網站：www.xilinx.com
