由於製程微縮的技術難度越來越高，半導體業界在過去十年，已兩度大改電晶體的結構設計，以創造出更大的微縮空間。也由於電晶體的結構設計將對電路微縮的潛力產生決定性影響，到2030年代初期，我們或許還將再看到一次電晶體結構的大幅轉變。
imec半導體研究計畫資深副總裁Serge Biesemans指出，為同時達到縮小尺寸、減少功耗、增加性能的目標，半導體業界一直在發展3D化的電晶體。FinFET就是電晶體從2D轉向3D結構的第一個階段。但FinFET的閘極與通道接觸的面積有限，鰭的數量也會影響到電晶體尺寸，因此在3奈米之後，半導體製造業者都將轉向GAA(或稱Nanosheet)結構。
GAA的閘極貫穿整個通道，因此與通道的接觸面積更大，更能有效地控制通道開關，而且其閘極的大小非常靈活，如果要追求密度，閘極的尺寸可以視情況縮小。不過，GAA還是有其限制，以邏輯電路中的反閘(Invertor)為例，兩組水平配置的閘極間，最小間距約在30~40奈米，無法進一步縮小。而且，為了確保電晶體性能，閘極也不能過度微縮。
因此，半導體業界正在發展將閘極垂直堆疊的CFET電晶體結構，imec在這方面也有許多投入。將閘極垂直堆疊的好處很明顯，因為是垂直結構，所以閘極之間原本應該保留的水平間距，可以用來實現更寬的閘極，讓電晶體的效能更好。而且，也因為無須保留水平間距，元件尺寸能縮得更小。
目前CFET還處在研發階段，但一般預料，到2030年代初期，CFET製程就能進入量產。至於在CFET之後，半導體業界要如何繼續追求電路微縮呢？Biesemans透露，可能有兩種方法，一種是採用新的二維材料，另一個方法則是把電路直接做垂直堆疊。前一種方法需要材料科學上的突破，後一種思路則已經被運用在3DNAND Flash上，只是要把邏輯電路垂直堆疊起來，需要解決的問題會更複雜。
總而言之，雖然製程微縮是一條充滿挑戰的道路，但業界仍在持續尋找可以繼續走下去的方法。至少在未來十到廿年，電路還能做得更細小。
