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全新3D X-ray方案亮相 蔡司讓3D封裝量測變簡單

文‧侯冠州 發布日期:2019/09/19 關鍵字:3D封裝ZEISS3D非破壞性方案620 Versa RepScan2D X-raymicroCT

3D封裝為目前半導體產業熱門議題,然而,3D封裝技術的出現,雖說可明顯提升晶片效能,卻也為量測、檢驗帶來新的挑戰。為此,蔡司(ZEISS)近日宣布推出微米解析度3D非破壞性的成像解決方案「Xradia 620 Versa RepScan」,與現有的物理橫切面、2D X-ray及microCT等量測方式相比,能提供更精準的量測結果,以縮短先進封裝的開發與良率學習週期,加速先進IC封裝的上市時程。

蔡司半導體製造技術(SMT)資深行銷總監Raleigh Estrada表示,行動與高效裝置對於體積微縮以及傳輸效能的需求不斷提高,使得晶片製造走向高密度、多架構的創新設計,而這些技術也帶動封裝技術邁入立體化;不過,這些技術的製程寬容度(Process Margin)通常較低或較難被控制,也因此,製程量測技術也成為是否能推出新穎且先進技術的關鍵。

蔡司半導體製造技術資深行銷總監Raleigh Estrada。

Estrada說明,現今先進封裝中因目標物太小,已無法用2D X-ray與microCT這類非破壞性的方法來觀測。此外,物理橫切面除了無法提供3D立體資料之外,還屬於破壞性量測,較為耗時,通常也只能處理少量樣本,就統計層面來說,改進製程控制的成效有限,也因此,需要更先進、精細的檢測設備。

蔡司半導體製造技術業務發展總監Thomas Gregorich則指出,半導體封裝技術正出現明顯的改變。過去50年來,晶圓廠已將最小的電路板尺寸從微米縮小至奈米,這個轉變部分是透過精密的檢驗與量測系統所達成。不過,現今的技術幾乎已達Dennard微縮定律與摩爾定律的極限,使得產品效能提升的關鍵從晶片轉至IC封裝。

蔡司半導體製造技術業務發展總監Thomas Gregorich。

Gregorich進一步解釋,而封裝技術的改變,也連帶影響了封裝量測技術。舉例來說,未來的記憶體與「小晶片(Chiplet)」技術預計將使封裝互連間距降至20微米或更小,使得互連密度達到每平方公厘2,500~10,000 I/O。這類封裝會需要後段製程(BEOL)般的互連密度與晶圓廠級的組裝良率。但是,近50年來IC封裝產業高度倚賴物理橫切面來檢視、量測並定義深埋在內的結構,此方式對這些先進封裝來說並不足夠,因此需要新的檢驗與量測的技術。

為此,蔡司推出全新3D非破壞性的成像解決方案620 Versa RepScan,該產品內含經驗證過的Versa 3D XRM功能,能用次微米解析度以非破壞性方法成像並量測深埋在結構內的晶片,並運用重建的3D資料集擷取出關鍵的3D資訊。

除了能執行各種線性及體積量測之外,該產品亦能對矽穿孔與微凸塊、銲料體積與形狀、接合線厚度、晶粒翹曲(Warpage)、3D空隙分析與其他的量測進行各方面的分析,且僅需準備最少的樣本。半自動化的工作流程提供可重複的量測,確保不會因橫切面誤差導致成像遺失,並將手動操作導致的量測變異性降至最低。

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