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打破各自為政局面 Cadence力倡融合式IC設計流程

文‧黃繼寬 發布日期:2020/04/30 關鍵字:EDASynthesisP&RTimingPowerIR Drop

IC設計是一項極為複雜的工作,從最前段的RTL撰寫、合成(Synthesis)、繞線布局(P&R),乃至設計完成後的驗證簽核(Design Signoff),都有對應的設計工具,甚至是由不同的工程團隊負責。但這也使得同一個IC設計專案中,負責不同任務的團隊難以協同作戰,不利於縮短開發時程跟實現設計最佳化。為此,Cadence近期發表多項跟數位設計流程相關的產品更新,要以整合度更高的工具鏈來實現IC設計最佳化,並加快產品開發速度。

Cadence研發副總裁羅宇鋒表示,在EDA工具業內,其實大家都在談整合,以便讓設計流程中不同階段的工程團隊能更緊密地互相配合,加快IC設計的速度,並且讓晶片的功率、性能跟面積(Power, Performance, Area; PPA)進一步最佳化。但要做到這點並不容易,因為不同設計工具使用不同的引擎,甚至連同一個EDA供應商旗下的不同工具,所使用的資料庫都無法互通。這使得整個設計流程中負責不同工作的團隊,無法很緊密地協同作業。

Cadence研發副總裁羅宇鋒表示,IC設計中有許多環節必須彼此考慮,因此設計工具必須更加融合,才能協助設計團隊在更短時間內設計出更好的晶片。

為此,Cadence在數位設計流程所使用的工具中,導入了iSpatial跟GigaOpt兩項新的技術。iSpatial技術主要應用在負責合成作業的Genus,以及負責繞線布局的Innovus上。iSpatial技術將Innovus設計實現系統工具的GigaPlace布局引擎,以及GigaOpt Optimizer整合到Genus合成解決方案中,讓原本分開的兩個流程更容易的協同作業。

以往合成工具只負責進行合成,繞線布局工具則將生成的網表(Netlist)進行布局並繞線。合成沒有考慮布局,時序是使用導線負載(Wire-load)模型估計的。但隨著摩爾定律的發展,用導線負載模型來收斂時序變得越來越困難,並且難以讓P&R完全與Netlist保持一致。因此,合成必須考慮繞線布局,讓繞線布局可以比較容易調整訊號的強度,完成時序收斂。這些步驟關聯到可以置換在Netlist裡的緩衝器或其他邏輯閘,讓它們具有較高的驅動強度,也同時為長訊號線添加了額外的緩衝器。

對IC設計團隊來說,iSpatial可以帶來兩個好處,首先是執行時間可以明顯縮短,其次是晶片的PPA可以達到更高程度的最佳化。根據三星與聯發科的實際測試,採用新的數位設計流程,可以將設計的周轉時間縮短一半以上,並且得到功耗、面積減少約5%的晶片設計結果。

至於GigaOpt則是EDA中的機器學習(ML)功能,可再細分為內部ML和外部ML兩種。外部ML主要用來捕捉設計和工程師的知識,讓設計流程進一步最佳化;內部的ML則是選擇最佳的計算算法,更快地提供更好的PPA。在一個採用ML的全數位流程裡,可以大大減少模型所產生的誤差。通過每次啟動ML來運行工具,PPA都會變得更好。這可帶來很大的差距,最差的負時序餘量(WNS)下降了25%以上,而總負時序餘量(TNS)則降低了至少50%。

至於在設計簽核方面,Cadence也推出新版的Tempus工具,為七奈米製程以下的IC設計簽核提供更可靠的方案。羅宇鋒指出,傳統的IC設計簽核方法,在七奈米以下的設計專案已很難繼續沿用,因為在七奈米以下,IR Drop的餘裕(Margin)比以往更小。已有多個七奈米以下的設計專案,因為忽略這點而導致專案失敗。而這些失敗的專案,其實已通過傳統時序/IR設計簽核工具的驗證,因此時序/IR設計簽核工具的升級,對於要採用七奈米以下製程的IC設計團隊來說,是相當急迫的需求。

就跟前面提到的合成與繞線布局工作融合一樣,在時序跟電源的設計簽核方面,Cadence也提出Tempus跟Voltus無縫銜接的方案。Tempus是時序簽核工具,Voltus則是電源簽核工具,但對IC設計來說,時序跟電源常常是互相影響的兩個參數,因此時序與功率的同步簽核與最佳化,是很重要的。因此,新版的Voltus跟Tempus將採用共通的資料庫與執行模型(Runtime Model),以便讓工程團隊可以進行時序跟電源的同步簽核,提高設計專案成功的機率。

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