無線射頻(RF)技術是現代通訊的核心關鍵，促成了可連結裝置、家庭及產業的多樣無線系統。從高速5G網路、衛星通訊到IoT裝置與車用雷達系統，這些形塑世界的無形網路都由RF系統驅動。對工程師來說，深入了解RF設計及其相關難題，是突破電子領域疆界的重要課題。 RF設計是一門獨特且複雜的領域，不僅要具備理論知識、實務專業，更要有創意的問題解決能力。RF訊號運作於動態類比領域，無法像數位系統般完全預測，即便是微小的調整，都可能會對效能產生顯著影響。 過去50年來，RF設計經歷了重大變革。隨著新一代的RF設計人員進場，我們可看到現代化的設計越來越重視模擬，以達到效能最佳化、寄生效應建構模型，以便最終縮短開發時間。DigiKey即便以業餘無線電起家，現在已發展成協助RF系統工程師，將訊號完整性、電源管理和減少雜訊等因素納入考量，同時因應現實世界的諸多限制，如尺寸、成本及符合法規等。DigiKey將持續支援RF社群，提供優質的硬體元件，包括晶片、天線和射頻連接器。 近期，Qorvo技術行銷工程師Shawn...

關鍵字：UV-C LED, TrendForce, ams OSRAM, 殺菌技術, 市場趨勢 回顧十多年前，螢光燈仍主導著照明市場，但隨著白光LED的崛起，全球見證了光源技術加速世代交替。當效率提升、成本下降、壽命延長，舊世代光源往往只剩被取代的時間問題。如今，類似的技術演進歷程，正再次出現在UV-C...

頂尖晶圓代工廠和垂直整合製造商(IDM)正持續為實現2奈米(或相當等級)技術節點的量產而發展，而環繞閘極(GAA)奈米片(Nanosheet)電晶體在該節點扮演核心角色。GAA奈米片元件架構一直作為鰭式場效電晶體(FinFET)的後繼技術而推行，讓靜態隨機存取記憶體(SRAM)和邏輯標準單元得以進一步縮小尺寸。 GAA奈米片元件的主要特色是垂直堆疊兩個或兩個以上奈米片型傳導通道，其中一個堆疊為包含在單個邏輯標準單元的p型元件，另一個則為n型元件(圖1)。這種配置能讓設計人員進一步縮短邏輯標準單元的高度，該數值定義為每單元的金屬導線(或軌道)數量乘以金屬間距。設計人員也可以選擇拉寬通道，犧牲標準單元高度來換取更大的驅動電流。除了尺寸微縮，GAA奈米片電晶體提供另一項勝過FinFET的優勢：閘極從各個方向環繞傳導通道，進而改善閘極對通道的控制，就算是在短通道的狀態下亦然。 圖1　GAA奈米片的穿透式電子顯微鏡圖   在晶片製造商轉換到互補式場效電晶體(CFET)技術前，GAA奈米片技術預計會延續至少三個技術世代。因為CFET具備nMOS-pMOS垂直堆疊架構，其整合複雜度比常規奈米片元件還要高出許多。因此，根據imec提出的發展藍圖，CFET量產在0.7奈米(A7)節點以後才可行。這意味著GAA奈米片世代至少要延伸到10埃米(A10)技術節點，到時的標準單元的高度預計會縮小到90奈米。 叉型片：擴展GAA到10埃米的微縮加速器 不過，要在不犧牲性能的情況下微縮GAA奈米片的標準單元，在工程上極具挑戰性。因此，從奈米片轉向叉型片(Forksheet)元件架構，是可能的解決方案。該架構是一項比常規GAA奈米片技術更具微縮潛力的非破壞性技術。 2017年，imec推出了叉型片元件架構，起初是作為SRAM單元的微縮加速器，隨後當作邏輯標準單元的微縮技術。該架構首次製造的特點是在閘極圖形化之前，在nMOS與pMOS元件之間放置的一層介電牆。因為該壁層置於邏輯標準單元的中間，故將此結構稱作「內壁」叉型片(圖2)。這種壁層把p型閘極溝槽與n型閘極溝槽從物理層面隔開，可以實現比FinFET或奈米片元件還要緊密的n-p間隔。這能進一步微縮標準單元的尺寸(最多達到90奈米的單元高度)，同時還能提供性能增益。在這種「內壁」配置下，這些片狀元件層由一種三閘極的叉型架構控制，這也是這種元件名稱的由來。 圖2　內壁叉型片的穿透式電子顯微鏡圖   2021年IEEE國際超大型積體電路技術研討會(VLSI)上，imec展示了12吋內壁叉型片製程流程的可製造性。其全功能元件的電氣特性分析證實了叉型片是最有潛力，可將邏輯和SRAM奈米片微縮推進到10埃米(A10)節點的元件架構。由於這套整合流程重複利用大部分的奈米片生產步驟，從奈米片到叉型片的技術演變可視為不具破壞性。 內壁叉型片的可製造性存在挑戰 儘管成功完成硬體展示，有關可製造性的擔憂持續存在，促使imec重新思考和改良其最初的叉型片元件架構。主要的挑戰與內壁架構本身的可製造性有關。為了達到90奈米的邏輯標準單元高度，介電牆需要達到極薄的厚度，落在8~10奈米的範圍內。然而該壁層在元件製程流程的早期階段製造，所以會暴露在後續所有的前段製程蝕刻步驟下，這些蝕刻可能進一步削減介電牆的厚度，對該壁層的材料選擇增添諸多需求。此外，為了實現專用於n型或p型元件(例如p/n源極/汲極磊晶)的製程步驟，勢必要在這層薄介電牆上方精準放置專用的光罩，這會增加p/n光罩對準的難度。 除此之外，現實應用中的九成元件都有一個提供n型和p型通道使用的共同閘極。在包含內壁叉型片元件的標準單元內，介電牆會阻隔這種p-n相連的閘極。除非提高閘極高度來跨越這面牆，但此舉會增加寄生電容。 最後，晶片製造商也擔憂三閘極架構，閘極在此架構下只從三面環繞通道。與GAA架構相比，閘極面臨失去通道控制的風險，尤其是在短通道的狀態下。 外壁叉型片：標準單元邊界上的介電牆 在2025年IEEE國際超大型積體電路技術研討會(VLSI)上，imec研究人員發表了一款創新的叉型片元件架構，他們取名為外壁叉型片。他們利用科技電腦輔助設計(TCAD)模擬，展示了這種外壁叉型片透過簡化製程複雜度、提供優異性能，同時保留尺寸的可調能力來改良其先前的設計。 外壁叉型片把介電牆放在標準單元的邊緣，將其轉為p-p或n-n壁層。這能讓每片壁層都能給其相鄰的標準單元共用，也能以更寬的厚度(最厚到15奈米)製造，而無須犧牲90奈米的單元高度。 另一個特點是壁層後(wall-last)整合方法。整體製程流程從形成矽/矽鍺(SiGe)寬堆疊開始—在GAA技術反覆出現的一道製程步驟。在奈米片通道形成階段蝕刻矽鍺(SiGe)後，該堆疊的矽元件層會形成奈米片型傳導通道。該介電牆最後會把該堆疊一分為二，兩顆具備相似極性的場效電晶體分別在該壁層的兩側。這層壁層在整合流程接近尾聲時製造，也就是在奈米片通道形成、源極/汲極蝕刻和源極/汲極磊晶成長之後進行。最後是替代金屬閘極(RMG)步驟完成該整合流程。圖3為內壁與外壁叉型片的結構比較。 圖3　內壁(上)與外壁(下)叉型片結構示意圖(發表於2025年IEEE國際超大型積體電路技術研討會)   外壁叉型片實現五大改良 內壁和外壁叉型片有兩點勝過GAA奈米片元件的共同優勢。在尺寸微縮方面，這兩種設計都能在10埃米(A10)節點實現90奈米的邏輯標準單元高度，與14埃米(A14)奈米片技術的115奈米單元高度相媲美(圖4)。第二點共同優勢是下降的寄生電容：在介電牆兩側的兩顆場效電晶體(不論是在內壁架構的n型或p型元件，或是外壁架構的n型與n型或p型與p型電晶體)能以比基於奈米片的微縮單元還要更近的距離放在一起，而不會造成電容問題。 圖4　...

2023年，Mercedes-Benz成為第一批將AI小幫手(以ChatGPT形式)整合進車輛的汽車製造商之一。隨著AI持續主導科技潮流，這象徵汽車產業已開始一場廣泛但不令人意外的轉變開端。到了2024年的CES展會，包括BMW和Volkswagen在內的更多車廠也紛紛展示了各自的AI小幫手(AI...

大家好，在這篇教學文中，我將展示如何製作四軸飛行器的機架（ Frame ）還有控制搖桿（ Joystick ）。 目前，我尚未完成這款飛行器的軟體，但我正利用閒暇時間，開發這項專案，所以基本上是穩紮穩打、循序漸進。文章的重點，會更著重於硬體層面，而非軟體開發。 專案主要目標，是建構一架功能正常的四軸飛行器，主要使用以下材料和元件： 核心材料 3D...

  馬斯克再次展示了他那令人窒息的垂直整合能力，只是這次戰場不在地面，而在距離地表五百公里的低地球軌道。當全球電信商還在苦惱地面基地台的建置成本，馬斯克與他的星鏈艦隊已經準備把資料中心搬上太空。這場賽局有雙主角：一個是試圖解決地球能源瓶頸的戰略家馬斯克，另一個則是隨時能切換型態的變形金剛...

台北信義區的房價之所以貴，是因為土地有限，這道理放在半導體晶片上完全適用。過去五十年，工程師都在做同一件事：把電晶體做小，好在同樣大小的矽晶圓上擠進更多開關。   但現在這條路越來越難走，昂貴的微影機與逼近物理極限的線寬，讓平面微縮的成本高到令人窒息。既然平面蓋不下，往天空發展似乎是唯一解方，但這正是困擾半導體界多年的噩夢。   攝氏400度的冷靜革命   要在晶片上蓋樓非常困難，原因出在溫度。傳統矽電晶體的製造過程動輒超過攝氏1000度，這高溫足以把已經蓋好的一樓（邏輯電路）與昂貴的金屬導線燒毀。這就像你想幫房子加蓋，但施工工法卻可能會先把客廳燒成灰燼。 MIT、滑鐵盧大學與三星電子共同發表的最新研究，正是為了解決這個熱預算難題。他們利用「非晶氧化銦」與「鐵電氧化鉿鋯」這類特殊材料，成功在攝氏400度以下的低溫環境中，直接在晶片後段製程的金屬層上長出垂直的電晶體。   這相當於發明了一種冷焊技術，讓工程師能在精密脆弱的電路迷宮屋頂上安全施工，實現真正的單晶片3D堆疊。   三星的算盤：一體成形的終極野望   三星之所以大力投入這項研究，動機非常單純且充滿野心：這是他們發揮「...

提到AI多數人即聯想到「需要龐大記憶體、龐大運算力才能跑」，但Edge AI、TinyML的提出已逐漸讓人改觀。即便如此，所謂的TinyML也多是使用32-bit MCU來跑AI，很難在更低階的MCU上跑。 不過，這個觀感可能又要修正了，GitHub上有一名GiorgosXou帳號者提出NeuralNetwork...

在當今科技飛速發展的時代，高效能運算(High-Performance Computing, HPC)正以其強大的計算能力，不斷突破各個領域的界限。HPC通過使用由成千上萬個處理器核心組成的超級計算機或計算機集群，執行複雜的計算任務，這些任務通常涉及大量的數據輸入，必須具備大量算力和高速數據處理能力。USI環旭電子在這一波市場角逐中，瞄準AI領域的高度運用，以「3D封裝技術」切入市場，應用在多項HPC模組中(圖1)。本文將從HPC的簡介、挑戰與創新等方面，從正反兩面探討開發HPC最被重視的議題。   圖1　USI環旭電子3D封裝技術   HPC供電挑戰嚴峻 HPC是利用超級計算機實現並行計算的理論、方法、技術以及應用的一門技術科學。處理器、內存和存儲技術的不斷創新，為HPC系統提供了強大的計算資源。現代處理器採用多核設計，具備更高的並行處理能力。內存和存儲技術也在不斷進步，如DDR5內存、PCIe...

對工程師來說，最切身的痛莫過於：好不容易設計完成的IC，送進高加速應力測試(Highly Accelerated Stress Test, HAST)進行高溫高濕偏壓耐受度驗證，測試結果為不通過。此時問題隨之而來——究竟是IC或模組故障？抑或是PCB本身先行失效？ 由於HAST測試必須將IC安裝在PCB上才能進行，如果PCB絕緣性和穩定性不足，往往會比IC更早失效，不僅干擾判讀，還可能誤導工程師以為是IC本身的問題。這種「載具比產品先壞」的情況，正是可靠度驗證中最讓人頭痛的風險來源。 2025年的台灣電路板協會(Taiwan...

隨著工業4.0與智慧製造的快速發展，機器人不再只是單純的自動化設備，而是智慧工廠中不可或缺的核心角色。過去工業機器人大多採用封閉式的控制架構，缺乏彈性且難以整合不同的設備及雲端平台，大幅限制了工廠的擴展性。這時，一個開源且模組化的框架就顯得特別重要。 ROS2(Robot...

2006年，NVIDIA 發明了 CUDA，將 GPU 從單純的繪圖晶片解放為通用運算的神兵利器，這個「單指令多執行緒」（SIMT）模型統治了平行運算近二十年。然而，2025年12月4日，這家綠色巨頭卻親手拆掉了自己築起的圍牆。   隨著...