無預充電DRAM改善潛伏時間/功耗 嵌入式應用系統效能提升

動態隨機存取記憶體(DRAM)的最大優勢是集積密度很高,尤其是使用1T1C的物理結構而形成的DRAM晶片。如果要使用標準CMOS製程技術來形成電容器則有一種金屬-絕緣體-金屬(MIM)的物理結構,另一種則是金屬-氧化層-金屬(MOM)的物理結構。然而,MIM電容器以及MOM電容器的布局面積或製作成本將有可能大於靜態隨機存取記憶體(SRAM),特別是經過減少電晶體數量之後的4T...
2017 年 12 月 16 日

善用CMOS特性 3T SRAM技術難題有解

想要以標準互補式金屬氧化物半導體(CMOS)製程挑戰靜態隨機存取記憶體(SRAM)單元(Cell)的最小面積來達到3T SRAM Cell,是一個難以克服的議題。目前4T2R SRAM Cell和5T...
2012 年 05 月 24 日

FPGA專欄:Logic Gate Design發展平台(完) 採用新邏輯設計提高運作速度

IC Design含Language Level、Gate Level及Transister Level三種層次的電路設計。電路檔數位合成(Digital Synthesizing)產生的實體電路需要之輸出檔格式、選擇生產製造的製程、廠商等...
2006 年 01 月 27 日

FPGA系列講座:Logic Gate Design發展平台(3) 快速型資料正反器設計重點

IC Design內含Language Level(High Level)、Gate Level及Transister Level三種電路設計層次。電路檔的數位合成(Digital Synthesizing)產生實體電路所需要的輸出檔格式,以及選擇生產製造的製程、廠商等等...
2006 年 01 月 16 日

Logic Gate Design發展平台(1)AHDL集中撰寫描述段落

IC Design總體包含了Language Level (High Level)、Gate Level,、Transister Level的電路設計層次,電路檔的數位合成(Digital Synthesizing)產生實體電路所需要的輸出檔格式,以及選擇生產製造的製程、廠商等等...
2005 年 10 月 21 日

Logic Gate Design發展平台(2) 回授型邊緣脈波產生器設計探討

IC Design涵括Language Level(High Level)、Gate Level及Transister Level等三個電路設計層次。電路檔的數位合成(Digital Synthesizing)產生實體電路所需要的輸出檔格式,以及選擇生產製造的製程、廠商等等...
2005 年 10 月 18 日

介面:數位調變解調技術發展成熟 Wireless USB具備商品化條件

在「Wireless USB傳輸介面與應用」刊出之後(新電子216期2004年3月號),作者陸陸續續收到各界的回應,系統整合商及消費者都很重視Wireless USB能夠應用到哪些產品,所以此篇將會介紹幾個不同凡響的Wireless...
2005 年 04 月 29 日

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