隨著AI、HPC對高頻寬、高效能運算需求持續攀升，Chiplet與3D IC技術已全面從研發進入擴大量產階段，成為全球半導體製程與封裝創新的戰略焦點。這場以「異質整合」為核心的技術浪潮不僅是國際大廠的競技場，更直接關係到台灣半導體產業鏈的全球競爭力，從IC設計、晶圓代工、封裝測試到材料與設備供應商，都必須即刻應對Chiplet / 3D IC帶來的全新挑戰與龐大商機。
本場活動將聚焦於探討異質整合架構在實際導入量產過程中所面臨的製程控制、互連設計、熱控封裝、可靠性驗證與量產良率等多重挑戰，並從技術實作與應用導向出發，討論如何打通前後段整合斷點，推動先進製程與封裝的商業化落地。議題將涵蓋從晶圓到封裝的技術串接痛點、測試與驗證的瓶頸、以及如何因應高密度堆疊所需的新型封裝設備與製造流程。
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時間 |
議題 |
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13:00~13:30 |
報到與開場 |
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13:30~14:10 |
3D異質整合啟動新世代晶片架構 |
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14:10~14:50 |
奈米結構檢測如何提升3D IC量產良率 |
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14:50~15:10 |
中場休息與交流 |
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15:10~15:50 |
從接合到整合：高密度互連技術的良率挑戰與設備對策 |
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15:50~16:30 |
先進封裝熱挑戰下的可靠性解方：從熱控到翹曲管理的全攻略 |
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16:30~ |
散會 |
*主辦單位保留變更議程權利，議程變更恕不另行通知。
參加辦法
- 活動日期：2025年10月22日(星期三) 13:00～16:30
- 活動地點：新竹 集思竹科會議中心2F愛因斯坦廳
- 地 址：新竹科學園區工業東二路1號
- 主辦單位：新電子科技雜誌/新通訊元件雜誌
- 報名費用：全程免費(名額有限，額滿為止)
- 報名方式：線上報名
- 洽詢信箱：[email protected]
【注意事項】
- 本活動採預先線上報名，報名完成後將由主辦單位進行出席資格審核，與主題及屬性比較符合者為優先考量。通過審核者，系統將於活動兩周前以電子郵件方式陸續寄發報到通知函和簡訊通知，以示您的出席資格，報到時，請熟記報到編號，並請攜帶名片1張。未通過審核者，亦會收到一封婉拒通知信。
- 請盡早完成報到手續，主辦單位依現場報到完成順序安排座位，額滿為止。場地額滿後將視現場狀況開放入場，主辦單位保有開放進場與否及現場報名之權利。
- 若因不可預測之突發因素，主辦單位得保留議程、講師及內容流程之變更權利。
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