比利時微電子研究中心(imec)宣布，NVIDIA創辦人暨執行長黃仁勳獲頒2026年imec年度終身創新獎。此獎項表彰黃仁勳在推進高速運算技術和關鍵AI應用方面的重要貢獻，特別是圖形處理器(GPU)的發明所帶來的影響。頒獎典禮將於5月19日在比利時安特衛普的imec全球技術論壇上舉行，並包含與黃仁勳的視訊採訪。 黃仁勳於1993年創辦NVIDIA，並自創立以來擔任總裁、執行長及董事會成員。在他的帶領下，NVIDIA於1999年推出可程式圖形處理器(GPU)，這一創新不僅鞏固了現代電腦圖學，還推動了平行運算的變革。最近，GPU深度學習技術促進了現代AI的發展，使其成為電腦、機器人及自駕車的核心運算單元。 imec執行長Luc...

比利時微電子研究中心(imec)日前在2026年國際光學工程學會(SPIE)先進微影成形技術會議上，發表一項重要的研究成果。該研究發現，在進行EUV微影的曝光後烘烤(BEFORCE)步驟時，精準控制氣體成分有助於盡量減少所需的曝光阻劑，進而推動晶圓產量增加。其中，在更高的氧氣濃度下進行BEFORCE，持續展現更佳的金屬氧化物阻劑(MOR)劑量反應。 MOR漸漸成為先進EUV微影應用的主要技術，提供勝過化學放大阻劑(Chemically...

過去幾年，特定應用積體電路(ASIC)的特徵圖形持續縮小，而性能和複雜度不斷升高。結果就是封裝的概念變得越來越重要。有些應用甚至對現有的晶片方案提出更多功能要求，必須靠封裝來滿足，且不能拖累晶片的性能表現。 回顧以往，ASIC封裝不過是漫長線性製造流程中的一道步驟，是設計期之後的一個階段。但為了確保專案能如期交付，現在封裝是和晶片設計同時進行。如果不能馬上在投片(Tape...

威科儀器(Veeco)與比利時微電子研究中心(imec)宣布，雙方已經合作開發一套與12吋晶圓相容的量產製程，能夠實現鈦酸鋇(BaTiO3或BTO)在矽光子平台上的整合。鈦酸鋇(BTO)是具備獨特光電特性的潛力材料，可用於新興應用的高速低功耗光調變，例如高速光收發器、量子運算、光達測距(LiDAR)與AR/VR等應用。一直以來，鈦酸鋇的整合方法的成本過高，很難滿足量產需求。如今，威科儀器推出了首款基於分子束磊晶(MBE)的多腔體系統，為威科儀器與imec的合作關係立下重大里程碑，並突顯雙方為提升矽光子平台性能所投入的心力。這套新型12吋平台專為矽上鈦酸鋇(BaTiO3)單晶薄膜的磊晶而設計，提供固態源及混合式MBE這兩種解決方案。透過整合這些替代的長晶技術，這套系統將能實現矽上鈦酸鋇(BTO-on-Si)沉積，以低於傳統MBE方法的成本，提供更高的可再現性。 威科儀器(Veeco)為混合式分子束磊晶(MBE)矽上鈦酸鋇(BTO...

頂尖晶圓代工廠和垂直整合製造商(IDM)正持續為實現2奈米(或相當等級)技術節點的量產而發展，而環繞閘極(GAA)奈米片(Nanosheet)電晶體在該節點扮演核心角色。GAA奈米片元件架構一直作為鰭式場效電晶體(FinFET)的後繼技術而推行，讓靜態隨機存取記憶體(SRAM)和邏輯標準單元得以進一步縮小尺寸。 GAA奈米片元件的主要特色是垂直堆疊兩個或兩個以上奈米片型傳導通道，其中一個堆疊為包含在單個邏輯標準單元的p型元件，另一個則為n型元件(圖1)。這種配置能讓設計人員進一步縮短邏輯標準單元的高度，該數值定義為每單元的金屬導線(或軌道)數量乘以金屬間距。設計人員也可以選擇拉寬通道，犧牲標準單元高度來換取更大的驅動電流。除了尺寸微縮，GAA奈米片電晶體提供另一項勝過FinFET的優勢：閘極從各個方向環繞傳導通道，進而改善閘極對通道的控制，就算是在短通道的狀態下亦然。 圖1　GAA奈米片的穿透式電子顯微鏡圖   在晶片製造商轉換到互補式場效電晶體(CFET)技術前，GAA奈米片技術預計會延續至少三個技術世代。因為CFET具備nMOS-pMOS垂直堆疊架構，其整合複雜度比常規奈米片元件還要高出許多。因此，根據imec提出的發展藍圖，CFET量產在0.7奈米(A7)節點以後才可行。這意味著GAA奈米片世代至少要延伸到10埃米(A10)技術節點，到時的標準單元的高度預計會縮小到90奈米。 叉型片：擴展GAA到10埃米的微縮加速器 不過，要在不犧牲性能的情況下微縮GAA奈米片的標準單元，在工程上極具挑戰性。因此，從奈米片轉向叉型片(Forksheet)元件架構，是可能的解決方案。該架構是一項比常規GAA奈米片技術更具微縮潛力的非破壞性技術。 2017年，imec推出了叉型片元件架構，起初是作為SRAM單元的微縮加速器，隨後當作邏輯標準單元的微縮技術。該架構首次製造的特點是在閘極圖形化之前，在nMOS與pMOS元件之間放置的一層介電牆。因為該壁層置於邏輯標準單元的中間，故將此結構稱作「內壁」叉型片(圖2)。這種壁層把p型閘極溝槽與n型閘極溝槽從物理層面隔開，可以實現比FinFET或奈米片元件還要緊密的n-p間隔。這能進一步微縮標準單元的尺寸(最多達到90奈米的單元高度)，同時還能提供性能增益。在這種「內壁」配置下，這些片狀元件層由一種三閘極的叉型架構控制，這也是這種元件名稱的由來。 圖2　內壁叉型片的穿透式電子顯微鏡圖   2021年IEEE國際超大型積體電路技術研討會(VLSI)上，imec展示了12吋內壁叉型片製程流程的可製造性。其全功能元件的電氣特性分析證實了叉型片是最有潛力，可將邏輯和SRAM奈米片微縮推進到10埃米(A10)節點的元件架構。由於這套整合流程重複利用大部分的奈米片生產步驟，從奈米片到叉型片的技術演變可視為不具破壞性。 內壁叉型片的可製造性存在挑戰 儘管成功完成硬體展示，有關可製造性的擔憂持續存在，促使imec重新思考和改良其最初的叉型片元件架構。主要的挑戰與內壁架構本身的可製造性有關。為了達到90奈米的邏輯標準單元高度，介電牆需要達到極薄的厚度，落在8~10奈米的範圍內。然而該壁層在元件製程流程的早期階段製造，所以會暴露在後續所有的前段製程蝕刻步驟下，這些蝕刻可能進一步削減介電牆的厚度，對該壁層的材料選擇增添諸多需求。此外，為了實現專用於n型或p型元件(例如p/n源極/汲極磊晶)的製程步驟，勢必要在這層薄介電牆上方精準放置專用的光罩，這會增加p/n光罩對準的難度。 除此之外，現實應用中的九成元件都有一個提供n型和p型通道使用的共同閘極。在包含內壁叉型片元件的標準單元內，介電牆會阻隔這種p-n相連的閘極。除非提高閘極高度來跨越這面牆，但此舉會增加寄生電容。 最後，晶片製造商也擔憂三閘極架構，閘極在此架構下只從三面環繞通道。與GAA架構相比，閘極面臨失去通道控制的風險，尤其是在短通道的狀態下。 外壁叉型片：標準單元邊界上的介電牆 在2025年IEEE國際超大型積體電路技術研討會(VLSI)上，imec研究人員發表了一款創新的叉型片元件架構，他們取名為外壁叉型片。他們利用科技電腦輔助設計(TCAD)模擬，展示了這種外壁叉型片透過簡化製程複雜度、提供優異性能，同時保留尺寸的可調能力來改良其先前的設計。 外壁叉型片把介電牆放在標準單元的邊緣，將其轉為p-p或n-n壁層。這能讓每片壁層都能給其相鄰的標準單元共用，也能以更寬的厚度(最厚到15奈米)製造，而無須犧牲90奈米的單元高度。 另一個特點是壁層後(wall-last)整合方法。整體製程流程從形成矽/矽鍺(SiGe)寬堆疊開始—在GAA技術反覆出現的一道製程步驟。在奈米片通道形成階段蝕刻矽鍺(SiGe)後，該堆疊的矽元件層會形成奈米片型傳導通道。該介電牆最後會把該堆疊一分為二，兩顆具備相似極性的場效電晶體分別在該壁層的兩側。這層壁層在整合流程接近尾聲時製造，也就是在奈米片通道形成、源極/汲極蝕刻和源極/汲極磊晶成長之後進行。最後是替代金屬閘極(RMG)步驟完成該整合流程。圖3為內壁與外壁叉型片的結構比較。 圖3　內壁(上)與外壁(下)叉型片結構示意圖(發表於2025年IEEE國際超大型積體電路技術研討會)   外壁叉型片實現五大改良 內壁和外壁叉型片有兩點勝過GAA奈米片元件的共同優勢。在尺寸微縮方面，這兩種設計都能在10埃米(A10)節點實現90奈米的邏輯標準單元高度，與14埃米(A14)奈米片技術的115奈米單元高度相媲美(圖4)。第二點共同優勢是下降的寄生電容：在介電牆兩側的兩顆場效電晶體(不論是在內壁架構的n型或p型元件，或是外壁架構的n型與n型或p型與p型電晶體)能以比基於奈米片的微縮單元還要更近的距離放在一起，而不會造成電容問題。 圖4　...

imec近日發表在其12吋CMOS試驗製程上開發的超穎表面上整合膠體量子點光電二極體(QDPD)研究成果。這套方法能夠實現用於緊湊型微型化短波紅外線(SWIR)光譜感測器開發的可調式平台，建立一套用於經濟高效的高解析度頻譜成像解決方案之全新標準。 短波紅外線(SWIR)感測器提供獨特的性能。透過偵測超過可見光譜的波長，這些感測器可以顯示肉眼無法看見的對比和特徵，因此可以看穿像是塑膠或布料的特定材料，或者霾霧等嚴峻環境。然而，傳統SWIR感測器造價高昂、體積笨重，且在製造方面極具挑戰性，使其應用受限於特定用途的利基市場。量子點影像感測器是一種新型SWIR感測器，提供更低成本與更高解析度的替代方案，但目前仍在寬頻運作，而非採用頻譜模式。 imec成功在其12吋CMOS試驗製程上開發的超穎表面整合膠體量子點光電二極體，可以應對這項挑戰。量子點是奈米等級的半導體，可以透過調整來吸收特定的紅外線波長，而超穎表面是具備奈米圖形的超薄元件層，精準控制光線如何與感測器發生作用。透過在與CMOS相容的製程中結合這些元件，imec已經製出一套用於微型化SWIR光譜檢測器的可調式平台，提供可利用標準CMOS製程製造的緊湊型高解度感測器架構。 imec研發計畫主持人Vladimir...

imec在2025年國際電機電子工程師學會(IEEE)所舉辦的國際電子會議(IEDM)上，展示了包含單層二硒化鎢(WSe2)通道的p型場效電晶體(pFET)所具備的顯著性能升級，以及用於源極/汲極接點成形和閘極堆疊整合且與晶圓廠相容的改良版模組。這些研究成果透過imec與半導體製造商的合作來實現，為基於2D材料的元件技術之重大進展。 採用由2D過渡金屬二硫族化物(MX2)組成的原子級薄元件層來取代矽傳導通道，可望實現閘極與通道長度的極限微縮，同時保持良好的靜電通道控制與高載子遷移率。未來要實現的關鍵里程碑包含高品質的2D材料層沉積、閘極堆疊整合、低電阻源極/汲極接點成形，以及12吋晶圓整合。 imec運算暨記憶體元件技術研發副總Gouri...

聯華電子今日宣布，與先進半導體技術創新研發中心imec簽署技術授權協議，取得imec iSiPP300矽光子製程。該製程具備共封裝光學相容性，將加速聯電矽光子技術的發展。藉由此次授權合作，聯電將推出12吋矽光子平台，瞄準下世代高速連接應用市場。 隨著AI資料負載增加，傳統銅互連面臨瓶頸，矽光子技術以光傳輸資料，快速發展以滿足資料中心、高效能運算及網路基礎設施對超高頻寬、低延遲及高能源效率的需求。聯電將結合imec經驗證的12吋矽光子製程技術，以及自身在絕緣層上覆矽晶圓製程的專業，為客戶提供高度可擴展的光子晶片平台。 聯電資深副總經理洪圭鈞表示，很高興取得imec最先進的矽光子製程技術授權，這將加速聯電12吋矽光子平台的發展進程。聯電正與多家新客戶合作，預計在此平台上提供用於光收發器的光子晶片，並於2026及2027年展開風險試產。此外，結合多元的先進封裝技術，聯電在未來系統架構將朝共同封裝光學(CPO)與光學I/O等更高整合度的方向邁進，為資料中心內部及跨資料中心提供高頻寬、低能耗且高度可擴展的光互連應用解決方案。 IC-Link...

如果把一顆矽原子放大到一顆棒球那麼大，那麼你現在手上的iPhone處理器，大概就是把整個台北市塞進一個火柴盒裡的精密程度。但人類還不滿足，半導體產業的瘋狂工程師們現在盯上了一個讓人頭皮發麻的數字：0.2nm。   這是一個什麼樣的概念？矽原子的晶格常數大約是0.54nm。換句話說，0.2nm在物理尺寸上比單個原子還要小。對物理稍微有概念的人就會覺得這像是天方夜譚，因為你不可能切出一片「比原子還薄」的火腿。   既然物理學把大門關上了，imec（比利時微電子研究中心）決定帶領台積電、Intel與Samsung這些巨頭們爬窗戶。這項讓0.2nm成為可能的救世主技術，叫做CFET（互補式場效電晶體）。 過去五十年，我們縮小晶片的邏輯很像在切披薩，想辦法把每一片切得更薄，好讓更多人（電子）能擠進去。從平面電晶體走到FinFET（鰭式場效電晶體），本質上都是在二維平面上做文章。即便FinFET把通道立起來像魚鰭一樣，它依然佔用平面空間。   但到了3nm以下，這招不管用了。電流通道窄到只剩下幾十個原子寬，電子開始不受控地亂竄，這就是所謂的量子穿隧效應，晶片會發熱、漏電，變成一顆昂貴的暖暖包。 既然披薩切不下去了，那就把披薩疊起來。   CFET的核心邏輯非常粗暴且優雅：它不再追求水平方向的極致微縮，而是把負責兩種不同訊號的電晶體（n型與p型）直接垂直堆疊。   想像一下台北信義區的發展史。早期的電晶體像是一整片的透天厝（Planar），後來為了省空間，我們把它改成了緊密的連棟公寓（FinFET）。現在土地（晶片面積）貴到了極點，唯一的解法就是把這些公寓拆掉，改建成垂直向上的摩天大樓（CFET）。   imec的製程布局已經規劃到0.2nm   透過這種「疊羅漢」的方式，理論上我們可以在不縮小電晶體本身尺寸的情況下，直接讓單位面積內的密度翻倍。這就是為什麼物理上明明切不出0.2nm，我們卻能造出等效於0.2nm密度的晶片。這是一場利用3D結構騙過物理極限的魔術。   然而，這場魔術的表演難度堪比在月球上穿針引線。   要製造出CFET結構，你需要全世界最精密的刻刀：ASML的High-NA...

數十年來，動態隨機存取記憶體(DRAM)一直是運算系統中的主記憶體，扮演暫存器的角色，讓運算處理單元可以更快存取資料和程式碼。高速運作、高整合密度、成本效益和出色的可靠度，讓DRAM技術能夠在多種電子設備中得到廣泛應用。 DRAM記憶體單元，即儲存一位元資訊的元件，具備一種極簡結構。其包含一顆電容(1C)及一顆整合於該電容旁的電晶體(1T)。電容器的作用是儲存一個電荷，電晶體則是用來接取該電容器，不論是讀取已儲存的電荷數量或是儲存一個新電荷。這種1T1C記憶體單元以包含字元線和位元線的陣列排列；字元線連接到這些電晶體的閘極，閘極則控制連接到電容器的存取通道。透過字元線來感測已儲存在電容器的電荷就能讀取記憶體的狀態。 過去幾年來，記憶體業界引進了新世代DRAM技術，這些技術透過持續擴增記憶體單元的密度而得以實現。目前的DRAM晶片屬於「10奈米級」(以D1x、D1y、D1z、D1a等表示)，其中，記憶體單元陣列內的主動區域半間距涵蓋19奈米到10奈米的區間。由人工智慧(AI)驅動而對DRAM產生更高性能、更大容量的需求，正在驅使研發邁向10奈米之後的世代。這需要在電容器、接取電晶體和記憶體單元架構方面的創新。這些創新的實例包含高深寬比的柱型電容器、從鞍型(基於鰭式場效電晶體)的存取電晶體轉向垂直閘極結構、從6F2到的4F2的單元設計轉變(F為既定技術節點的最小特徵尺寸)。 DRAM周邊電路特性需求不同 為了實現DRAM晶片的完整功能，除了存取電晶體之外，還需要其他幾種電晶體。這些附加的電晶體在像是位址解碼器、感測放大器或輸出緩衝區內發揮作用。這些電晶體稱之為DRAM周邊電晶體，傳統上會組建在DRAM記憶體陣列區的旁邊(圖1)。 圖1　DRAM晶片的內部：基於1T1C的DRAM記憶體陣列與DRAM周邊區域。   DRAM周邊電晶體可分為三大類別：第一類是常規的邏輯電晶體：重複任由開啟與關閉的數位開關。第二類是感測放大器：感測兩個記憶體單元之間電荷差異的類比型電晶體。電荷小幅增加會放大成高電壓(代表邏輯上的1)，小幅減少則轉為零電壓(代表邏輯上的0)。這些邏輯值隨後儲存在稱為列緩衝區的閂鎖結構。感測放大器的位置通常靠近記憶體陣列，在DRAM晶片占據大量面積。第三類是列解碼器：將相對較高的偏壓(通常約為3V)傳送到記憶體元件以支援資料寫入作業的電晶體。 為了跟進記憶體陣列在各節點之間的改良進度，DRAM周邊電路也在面積減少和性能強化方面隨之演變。更長期來看，有可能實現打破傳統「二維」DRAM晶片結構的更顛覆性解決方案。一種選擇是在另一片晶圓上製造DRAM周邊電路，然後把這片晶圓接合到包含記憶體陣列的晶圓，採用一種導入3D...

2025年9月，比利時imec的12吋晶圓廠內發生了一件看似平凡的事：澳洲新創Diraq隨機抽取生產線上的量子晶片，每一片都達到99%保真度，符合量子糾錯的商業門檻。 這個「批批合格」的成果，對比IBM剛突破的1121個量子位元里程碑，數字上毫不起眼，意義卻截然不同。前者終結了學術界「百中挑一」的良率困境，後者仍是實驗室的極限挑戰。 過去十年，各國競相展示更多量子位元，彷彿數字本身就是勝利。但當Google的Willow晶片需要上千個實體量子位元才能換算成一個可用的邏輯量子位元，當學術界做出的「超群元件」無法在下一批次重現，所謂的技術領先便只是紙上數字。真正的分水嶺不在實驗室能做出什麼，而在生產線能穩定做出什麼。量子運算的終局，是製造能力的競賽，不是實驗數據的競賽。     Diraq在12吋晶圓上開發的雙量子位元元件示意圖（資料來源：自然期刊）。 保真度門檻　從數字遊戲到商業門檻 量子運算面臨的挑戰，遠比表面數字更為複雜。第一重困境是保真度門檻。Google的Willow晶片雖展示了105個量子位元，但實現量子糾錯需要數百甚至上千個實體量子位元才能換算成1個可運作的邏輯量子位元。IBM預估到2030年，1萬個實體量子位元約等於1000個邏輯量子位元，才可能進入有意義的商業應用。這意味著在保真度未達99%門檻前，再多的量子位元都只是實驗室數字遊戲。 第二重困境是製程穩定性。傳統學術路徑採用電子束製作，100個組件中可能只有1個符合規格。這種「百挑一」的良率，讓量子電腦永遠困在小規模實驗階段。更致命的是，不同實驗室、不同批次的產品，性能差異極大，無法建立可信賴的供應鏈。第三重困境是成本結構。1000個量子位元需要3000條低溫導線連接冰箱內外，每條導線成本從5萬到100萬台幣不等。 若採用傳統架構，光是導線成本就可能達到數億台幣，目前這個市場還被荷蘭一家廠商獨佔。加上超低溫製冷機、超高精度雷射、真空室等特殊設備，供應鏈的脆弱性成為致命瓶頸。這些困境讓量子運算始終無法跨越「從科學到工程」的鴻溝。直到2025年，三個看似獨立的技術突破，共同指向同一個方向：製造才是解開量子困局的鑰匙。 三條路線　微波控制與晶圓量產並進 轉折發生在三個不同的地方，但它們講述的是同一個故事。第一個突破來自德國eleQtron。這家從錫根大學分拆的新創，用微波輻射取代激光控制離子量子位元，功耗直接降到激光的五分之一。 關鍵技術是Spectrum...

全氟與多氟烷基物質(PFAS)由於具備包含抗熱、抗水及抗油的特性，一直是各式產業的重要基石。然而，這些「永久化學物質」的環境持續性及潛在的健康風險逐漸帶來更多的法規稽查和驅動替代方案的探尋。半導體業在微影及蝕刻等製程倚重PFAS的特性，目前正處在這波轉型的前哨。儘管半導體微影越來越致力於減少PFAS用量，但依然得靠這些材料進行。 比利時微電子研究中心(imec)與其夥伴的合作一直是無PFAS材料開發的關鍵。繼產業要角推動尋找無PFAS的微影替代材料，這項研究倡議於2023年夏季展開。剛開始研究規模聚焦在用於極紫外光(EUV)微影的化學放大阻劑(Chemically...