VHDL/Verilog C介面加持  類比/數位混合訊號建模易

2018 年 04 月 12 日
現代電子模組的開發必須有更適當的工具,以利初期的原型設計工作。現今的混合式類比/數位(A/D)系統需要能在不同的類比和數位模擬工具之間偕同模擬(Co-simulation)的模擬平台,由於必須在系統之間持續傳輸資料,成本不僅更高且運算速度也比較慢。本文將介紹一套類比數位混合訊號的建模方法,主要是將類比Matlab/Simulink模型轉換為C程式碼,此外也提供一個真實研究案例。
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