引進CRC/3DS架構 DDR4資料傳輸性能/可靠度躍升

作者: Shamree Howard
2015 年 02 月 02 日

引進3DS架構/CRC機制 DDR4資料運輸性能/可靠度躍升
隨著標準不斷演進,新一代記憶體規範通常著重於提升資料傳輸速率,其他方面僅略做調整,但第四代雙倍資料率(DDR4)並非如此。DDR4首次亮相時,便新增超過二十種功能,比先前DDR規格足足多一倍。


前幾代的DDR規格創新,主要目標是提供更快速度或更廣泛的應用,然而,為使低耗能效益持續有所改善,DDR產品須進行更大的設計變革;新一代的DDR4不僅提高速度,也拓展市場廣度,以下列舉幾項DDR4的重大變革。

新增CRC驗證機制 DDR4可檢測資料匯流排錯誤

首先,DDR4在可靠性和製造技術方面都大幅改進,讓DDR測試變得更方便。舉例來說,DDR4新增寫入資料時的循環冗餘校驗碼(Cyclic Redundancy Check, CRC),可即時檢測資料匯流排上的錯誤訊息,一旦發現CRC錯誤,且寫入資料被刪除,便很可能是讀取錯誤。然而,在匯流排上進行CRC運算驗證,將能在傳輸資料時檢測錯誤訊息,這對資料寫入和非除錯Non-ECC記憶體應用有很大的幫助。

另外,當動態隨機存取記憶體(DRAM)偵測到CRC錯誤,如很短的低電壓脈衝,它會將ALERT_n值標記為低值(Low),並將CRC錯誤標誌MR5,以及CRC錯誤狀態MPR設定為1;接著,在CRC錯誤被刪除之前,MR5必須重設為0,或將其清除;由於CRC錯誤和C/A奇偶校驗錯誤會產生相同錯誤代碼,即ALERT_n LOW,因此,如何判斷錯誤類型,有賴於聯合電子設備工程委員會(JEDEC)所提出的解決之道。

透過JEDEC的解決方案,設計工程師可由錯誤持續的時間長度,來分辨產生的究竟是哪種錯誤。若低值持續六至十個時脈週期,是CRC錯誤;如果持續了四十八至一百四十四個時脈週期,則為C/A奇偶校驗錯誤。透過C/A奇偶校驗功能,可讓工程師以低成本方式,進而確認鏈路上的指令和位址匯流排對稱性。

善用狀態分析 DDR4除錯效率大增
善用狀態分析 DDR4除錯效率大增

DDR4的最大挑戰,或許是如何在DIMM/SODIMM插槽上進行方便探量。由於DDR4採球柵陣列(BGA)封裝,導致DDR3跟DDR4使用不同的DIMM及SODIMM插槽,因此,DDR4需要全新的探量方式。

然而,隨著資料傳輸速率提升和電壓下降,資料有效窗口變得更小,當資料有效窗口變小,臨界值設定便成為有效量測時脈與時序模式的關鍵要素;時序模式是邏輯分析儀最基本的模式,可告知事件發生時間,並可對邏輯分析儀的內部時脈進行取樣;不過,時序模式與DDR4系統不同步,因此只能提供有限的系統訊號流量資訊。

此外,狀態分析同步,代表取樣時脈來自待測裝置(DUT)。而狀態分析的目的是為了檢查發生狀況,用戶可藉由追蹤匯流排上的數值來得到所需資訊,透過這種方式,用戶得以監控碼流,快速找出功能問題。事實上,狀態分析能夠和待測裝置一樣看到DDR4指令、位址、資料與系統時脈之間的關係,實是準確檢視DDR4活動的關鍵。

狀態模式通常用於軟體除錯,以確保記憶體控制器和DRAM之正常運作。進行硬體除錯和軟硬體整合時,如果難以確定錯誤發生位置,也可使用狀態模式;常來自待測裝置的時脈產生後,工程師須進行準確的同步取樣,如此能有助系統運作在錯誤出現時擷取資料。

不過,如欲準確擷取匯流排中的資料,邏輯分析儀的設定/保持時間(Setup/Hold Time)須短於資料有效窗口,係因資料有效窗口與匯流排時脈相對應的位置,會因不同類型的匯流排而異。而在DDR4速率下,準確擷取資料有效窗口變得更為複雜,其原因來自邏輯分析儀可用資料的有效窗口不斷縮小,但利用該狀態模式,可讓使用者藉由監控碼流,以及追蹤匯流排上的數值,快速找出錯誤。

DDR4亦須發展新的交流參數測試方法。DDR4比DDR1快近五十倍,要達到這個速度,唯一方法是改變交流時序規格,然而更大的效能意味著更多重新設計,使產品符合嚴格規範的同時,也造成產品延遲進入市場、售價變得更高,這種情況自然沒有任何記憶體公司樂見。

採行3DS架構 DDR4提升時序/傳輸效能

幸好DDR4藉由改變規格,沿用DDR3系統設計和時序策略以解決這些問題。事實上,所有DDR4規格的變化其實都隱含立體矽堆疊(3DS)的概念,在傳統堆疊中,DRAM堆疊是為了減少整體電路所需的塗料,但在DDR4的高速下,傳統堆疊有局限性;立體矽堆疊可增加密度,其架構由一個主要DRAM和多達八個從屬的DRAM堆疊組成,甚至還能在單一載點上安裝多達八個元件。

主DRAM也為從屬DRAM提供屏障,讓電力負荷維持在單一節點。由於3DS的階級選取(Rank Selection)均經過編碼,因此使用者能更有效率地使用接腳。同時3DS具有獨特的單模暫存器介面,許多指令比如重設,其可同時廣播給所有DRAM;其他指令則仍然個別發送給不同DRAM,這些指令包括啟動、讀出、寫入、預充電和刷新等。

DDR4改用立體矽堆疊,對提升時序和功率效能有很大幫助,不僅讓用戶工作效率大增,同時也滿足突破性速度的需求。

(本文作者任職於是德科技)

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