活用時序設定與I/O閘控功能 CPLD有助降低可攜式功耗

作者: Roger Seaman
2007 年 01 月 29 日
為解決產品設計所面臨的功耗挑戰,愈來愈多可攜式產品設計人員使用低功耗CPLD來協助系統進行有效的電源管理。本文將介紹如何運用CPLD作為設計中其他元件的電源時序器,以及閘控設計中的其他元件兩種技術。
》想看更多內容?快來【免費加入會員】【登入會員】,享受更多閱讀文章的權限喔!
標籤
相關文章

滿足低成本/低抖動需求 晶體緩衝器降低設計風險

2011 年 03 月 28 日

晶片級變壓器隔離技術護體 數位電源運作更可靠

2015 年 01 月 08 日

借力BiCMOS製程 超音波接收器實現低雜訊/功耗

2015 年 12 月 03 日

無線電架構攸關訊號干擾/共存 射頻採樣/零中頻設計細思量

2022 年 05 月 05 日

PD 3.1克服相容性挑戰 USB快充240W達陣

2022 年 05 月 19 日

開拓疾病治療新途徑 生物電子藥物前景可期(1)

2023 年 12 月 04 日
前一篇
瑞薩SiGe功率電晶體可運用於功率放大器
下一篇
安捷倫發表7Gb/s和12.5Gb/s碼型產生器