活用時序設定與I/O閘控功能 CPLD有助降低可攜式功耗

作者: Roger Seaman
2007 年 01 月 29 日
為解決產品設計所面臨的功耗挑戰,愈來愈多可攜式產品設計人員使用低功耗CPLD來協助系統進行有效的電源管理。本文將介紹如何運用CPLD作為設計中其他元件的電源時序器,以及閘控設計中的其他元件兩種技術。
》想看更多內容?快來【免費加入會員】【登入會員】,享受更多閱讀文章的權限喔!
標籤
相關文章

介面:數位調變解調技術發展成熟 Wireless USB具備商品化條件

2005 年 04 月 29 日

射頻奈米設計挑戰重重 先進矽晶片建模重要性益顯

2006 年 03 月 08 日

利用PCI Express特性 SerDes順利整合於ASIC

2007 年 09 月 12 日

結合多工與資料擷取器 萬用電表助力電性測試

2012 年 01 月 09 日

善用旁路模式 行動裝置電源設計難題解

2017 年 01 月 16 日

混合分析打造高精度數位分身(2)

2023 年 06 月 27 日
前一篇
瑞薩SiGe功率電晶體可運用於功率放大器
下一篇
安捷倫發表7Gb/s和12.5Gb/s碼型產生器