新思科技(Synopsys)持續在系統單晶片(SoC)驗證市場攻城掠地。隨著SoC設計日趨複雜,單晶片上被植入更多的矽智財(IP),使得驗證挑戰也愈來愈艱鉅;新思科技因而推出可在SoC中自動進行IP整合及測試的標準驗證方案–DesignWare STAR層階系統(Hierarchical System),大幅提升工程師驗證效率。
新思科技資深產品行銷經理Robert Ruiz表示,SoC設計所採用的IP愈來愈多,工程師亟需一套完整的驗證方案。DesignWare STAR層階系統即可自動整合IP並進行測試,以提升SoC的驗證效率。 |
新思科技資深產品行銷經理Robert Ruiz表示,在SoC上進行多樣設計的需求日漸增加,使用更多的IP已成必然趨勢,導致一個SoC上可能同時擁有多種IP區塊;由於每個區塊對應到的測試介面各不相同,要在SoC上進行所有IP整合及測試相當曠日廢時。
Ruiz進一步引述研究機構IBS在2012年的資料指出,隨著製程一路從0.18奈米(nm)微縮到如今的14奈米,每經歷一次技術節點(Technology Node),單一設計上IP的使用數量平均增加約50%;此外,65奈米的晶片設計平均只需145位工程師,到了20奈米則平均需882位,顯示出SoC的設計已日益複雜,且驗證也變得更加困難,因此工程師亟需一套完整的驗證方案。
有鑑於此,新思科技推出DesignWare STAR層階系統。該系統為一自動化階層測試解決方案,可自動整合類比/混合訊號IP、數位邏輯區塊、記憶體和介面IP等測試標準,再由模組化伺服器(Modular Server)所管理,並利用動態且彈性的連續測試排程,提升測試結果品質(Quality of Result, QoR),讓測試時間、成本、功耗都達到最佳化。
新思科技亞太區解決方案事業群資深應用工程師吳昭昇指出,業內人士期待SoC標準化驗證解決方案已久,而DesignWare STAR層階系統則是目前業內第一個將此想法具體實行的解決方案,可適用於所有基於IEEE測試標準開發而成的IP。
未來,所有新思科技的類比/混合訊號IP,如通用序列匯流排(USB)、雙倍資料率(DDR)記憶體和PCI Express,將可與DesignWare STAR層階系統相容且可直接使用;因此吳昭昇表示,若能將此解決方案成功推廣到市場上,將有助於新思科技進一步推升其IP的市場滲透率。