降低測試功耗與串音障礙 SoC測試技術再躍進

2006 年 09 月 07 日
由於系統晶片整合多種複雜的功能區塊,相對造成測試上的成本與挑戰,藉由可測試計設技術的精進,將可大幅提升系統晶片測試效率,並減低自動化測試機台的使用等級。本文將就系統晶片測試中,有關鎖相迴路、測試資料壓縮,以及降低串音障礙等可測試技術進行深入探討。
》想看更多內容?快來【免費加入會員】【登入會員】,享受更多閱讀文章的權限喔!
標籤
相關文章

精算陶瓷電容性能表現 DC- DC轉換器成本省更多

2008 年 08 月 27 日

兼顧初/次級側MOSFET選用考量 LLC共振式轉換器提升可靠度

2013 年 10 月 27 日

慎選合適色彩感應器/偵測器 色度測量精確度大躍升

2016 年 08 月 18 日

時脈產生器加強奧援 資料中心頻寬全面提升

2018 年 10 月 13 日

無線充電發展尚未定案 快充/公共布建是普及重點

2018 年 01 月 15 日
圖1 從左至右分別為:透明線條(曝光)、暗線條(未曝光)、透明孔洞、暗柱,顯示EUV製程中跨特徵與節距的量測誤差,凸顯線性度校正需求。

克服曲線光罩設計挑戰 像素級曝光校正效果卓越

2025 年 11 月 05 日
前一篇
奇夢達強化與華邦技術代工合約
下一篇
福祿克推出9640A RF標準訊號源校正器