降低測試功耗與串音障礙 SoC測試技術再躍進

2006 年 09 月 07 日
由於系統晶片整合多種複雜的功能區塊,相對造成測試上的成本與挑戰,藉由可測試計設技術的精進,將可大幅提升系統晶片測試效率,並減低自動化測試機台的使用等級。本文將就系統晶片測試中,有關鎖相迴路、測試資料壓縮,以及降低串音障礙等可測試技術進行深入探討。
》想看更多內容?快來【免費加入會員】【登入會員】,享受更多閱讀文章的權限喔!
標籤
相關文章

簡化設計流程 混訊FPGA技高一籌

2010 年 06 月 24 日

超低功耗元件技術成熟 能源採集系統實現自我供電

2014 年 03 月 03 日

廣播擴展功能更強大 藍牙5成信標設計利器

2018 年 12 月 03 日

CATR抓得住毫米波訊號 5G OTA測試/校準真穩當

2019 年 07 月 21 日

定義/邏輯驗證精準又簡單 客製化指令加速特定領域應用

2020 年 08 月 03 日

導入太赫茲THz頻段 6G感測/分子通訊技術降落

2023 年 03 月 02 日
前一篇
奇夢達強化與華邦技術代工合約
下一篇
福祿克推出9640A RF標準訊號源校正器