降低測試功耗與串音障礙 SoC測試技術再躍進

2006 年 09 月 07 日
由於系統晶片整合多種複雜的功能區塊,相對造成測試上的成本與挑戰,藉由可測試計設技術的精進,將可大幅提升系統晶片測試效率,並減低自動化測試機台的使用等級。本文將就系統晶片測試中,有關鎖相迴路、測試資料壓縮,以及降低串音障礙等可測試技術進行深入探討。
》想看更多內容?快來【免費加入會員】【登入會員】,享受更多閱讀文章的權限喔!
標籤
相關文章

電子工業扮環保先鋒 智慧功率晶片/系統有效降低能耗

2008 年 03 月 27 日

可編程MEMS振盪器提升行動裝置設計彈性

2009 年 11 月 30 日

搭配最佳供電序列方案 FPGA系統電源管理效率大增

2015 年 06 月 27 日

移動區塊式資料消除技術輔助 繪圖處理器效能大躍進

2014 年 11 月 24 日

無線技術創新大舉出籠 5G空中介面全面進化

2017 年 03 月 09 日

全頻段接收器提升GNSS效能 強化準確度/穩健性/可靠性(1)

2025 年 05 月 29 日
前一篇
奇夢達強化與華邦技術代工合約
下一篇
福祿克推出9640A RF標準訊號源校正器