降低測試功耗與串音障礙 SoC測試技術再躍進

2006 年 09 月 07 日
由於系統晶片整合多種複雜的功能區塊,相對造成測試上的成本與挑戰,藉由可測試計設技術的精進,將可大幅提升系統晶片測試效率,並減低自動化測試機台的使用等級。本文將就系統晶片測試中,有關鎖相迴路、測試資料壓縮,以及降低串音障礙等可測試技術進行深入探討。
》想看更多內容?快來【免費加入會員】【登入會員】,享受更多閱讀文章的權限喔!
標籤
相關文章

提升電源密度/系統效率 交錯式PFC技高一籌

2008 年 03 月 26 日

善用既有IP組合 SoC整合HDMI事半功倍

2008 年 04 月 15 日

提升中型企業儲存效能 伺服器型固態硬碟展身手

2011 年 02 月 21 日

因應車用電子龐大資料量 5G掌握自駕車上路命脈

2017 年 03 月 11 日

前/後端連線一把罩 無線通訊加值EV充電體驗

2021 年 08 月 23 日

Arduino Cloud Editor加入大語言模型幫手功能

2025 年 05 月 27 日
前一篇
奇夢達強化與華邦技術代工合約
下一篇
福祿克推出9640A RF標準訊號源校正器