無線網路營運商有朝向更高頻寬服務發展的計畫，如長程演進計畫(LTE)和先進長程演進計畫(LTE-Advanced)，以因應此挑戰。但是部署這些4G技術還需要幾年時間，而此同時資料吞吐量的需求仍在不斷上升。當全球的「桌上型」無線寬頻服務需求無所不在時(據業內分析師預測這一現象將在今後6年內出現)，無線服務供應商仍將面臨提高基地台密度的壓力。大量增加基礎設施的需求以及本地市場的激烈競爭將使得基地台原始設備製造商(OEM)面臨提價壓力。
分散式基地台部署可增加獲利能力
過去，在遠端通訊行業更高性能的基地台收發台(BTS)通常須要消耗更多電能和更高的總擁有成本。然而，未來這一情況可望改變。在亞洲和非洲，Greenfield 3G和增強型3G的部署將引發殘酷的降價及能耗壓力，這很可能會波及整個無線基礎設備市場。對於無線基礎設施原始設備製造商來說，關鍵是要透過降低基地台元件材料成本來維持並增加獲利能力。如圖1所示，降低元件材料成本的其中一種方法是從傳統的、單一基地台部署轉變為分散式部署模型。
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| 圖1 基地台網路的演變 |
分散式拓撲結構解決了以上提到的一些挑戰，並且也促進基於串列/解串列(SerDes)邏輯元件的使用和此類元件應用的成熟化，用以支援從射頻拉遠單元(RRU)到基地台收發站的光纖資料傳輸。
然而，射頻拉遠單元所包含的射頻和資料轉換設備，其成本仍占基地台收發站的元件材料總成本中的很大部分。
FPGA整合SerDes降低RRU成本
另一種更低成本、低功耗的新型現場可編程閘陣列(FPGA)，如萊迪思(Lattice)ECP3元件，可透過與整合支援通用公共射頻介面(CPRI)和主動開放基地台架構(OBSAI)基頻介面的SerDes相結合，提供靈活的資料處理能力，並且降低射頻拉遠單元的總成本。
但是，增加資料吞吐量的需求已經使得對於傳統並行資料轉換器介面的各方面要求都逼近其極限，諸如性能、印刷電路板(PCB)布局的複雜性和製造成本以及維護資料完整性所需的努力。這些挑戰導致了在實際射頻拉遠單元資料轉換器和資料處理現場可編程閘陣列之間的SerDes功能須要從基地台收發台介面遷移到數位資料/控制介面，如圖2所示。聯合電子元件工程協會(JEDEC)JC-16委員會於2008年發布了這種新型介面的開放工業標準，稱之為JESD204A，為進一步降低射頻拉遠單元的元件材料成本帶來了很大的希望。
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| 圖2 JESD204A介面 |
目前，恩智浦(NXP)提供的CGV資料轉換器上的JESD204A介面是一種高速串列介面，使用相容電流式邏輯(CML)的差分訊號和8B/10B編碼。
目前的最高資料速率為3.125Gbit/s，通過資料轉換器和現場可編程閘陣列之間的多通道實現任意大小的系統頻寬，實現每個通道帶寬超過312.5Mbit/s的資料速率。由於JESD204A支援精確的跨線同步，它本身還支援正交採樣，這對於以正交分頻多工(OFDM)調變機制為基礎的3G和4G空中介面來說是非常必要的。
JESD204A資料轉換器可靠性高
可編程邏輯和高速資料轉換技術在基地台設計的整個演變過程中發揮了非常重要的作用。資料轉換器提供射頻功率放大器與無線通訊單元中射頻小訊號部分的橋接，而現場可編程閘陣列為設計師們提供足夠的靈活性，使得在空中介面規範完全確定之前就可以開始設計。
日益增加的基地台資料吞吐量的需求導致無線通訊單元的元件成本和功耗的增加，並使得相關印刷電路板和介面更加複雜，同時更加強調對訊號完整性的要求。與JESD204A相容的資料轉換器，具有降低元件材料成本及其他商業和技術方面的優點，使得基地台收發站的原始設備製造商無法忽略這個新型、具有突破性意義的介面選擇。不斷下降的元件材料成本很快超過採用該介面技術的花費，並且還提高系統的可靠性，從而進一步節約成本。
JEDEC JESD204A透過簡化印刷電路板布局減少電路板層數，同時也縮小電路板尺寸，成功降低電路板成本，也大幅減少射頻拉遠單元的元件材料成本。此外，由於JESD204A大大降低資料轉換器和現場可編程閘陣列之間的介面訊號數量，從而使得整個系統的可靠性得到增強。
整合FPGA 型功能強大
由於低電壓擺幅的電流式邏輯降低了功耗，電源的元件材料成本也可能相應地減少。JESD204A除了有助於降低元件材料成本外，還對系統架構有很大的益處。強大的嵌入式協定(沒有軟體開銷)，包括資料加擾、單一位元錯誤檢測和資料線路失去同步(LOS)檢測，以及加強射頻印刷電路板上類比和數位部分的隔離，提高抗雜訊能力。許多業內觀察員認為資料轉換介面向JESD204A的轉換是不可避免的，就像在個人電腦(PC)和數位訊號處理器(DSP)硬體領域中向通用序列匯流排(USB)、PCI Express和串列RapidIO高速串列的轉換一樣。
正如資料轉換器那樣，對於成本、功耗和性能的更高要求也迫使現場可編程閘陣列架構發生重大改變，從而顯著地提高其性能、特性和邏輯密度。與特定應用積體電路(ASIC)相比，現場可編程閘陣列因其本身的靈活性和更快的產品上市時間，長期以來一直廣受讚譽，但是過去現場可編程閘陣列僅限用於「介面邏輯」和「修正錯誤」的應用。如今由於現場可編程閘陣列的價值已大大擴展，這一情況已經發生改觀。例如某相關廠商低成本、低功耗的新型現場可編程閘陣列系列，具有增強型功能，如整合的SerDes、DSP的資料通路和嵌入式記憶體，已經成為眾多射頻拉遠單元設計的重要組成部分。
系統設計工程師們現在僅須花費一半的功耗和成本，利用這款帶有SerDes功能的現場可編程閘陣列，在複雜的訊號路徑應用中使用這個可編程平台，實現諸如數位降頻轉換(Digital Down Conversion, DDC)、數位升頻轉換(Digital Up Conversion, DUC)、波峰因數抑制(Crest Factor Reduction, CFR)和數位預先矯正(Digital Pre-Distortion, DPD)功能。
JESD204A可因應ASP降價壓力
基地台收發站的原始設備製造商須要認真考慮，使用新的JESD204A高速串列介面為射頻拉遠單元節省元件材料成本和其他費用，以作為因應未來不斷上升的無線基礎設施平均銷售價格(ASP)的降價壓力的一種重要手段。
過去，FPGA和資料轉換器在射頻拉遠單元設計中發揮關鍵作用，而如今，它們在降低系統構建成本上發揮著更大的作用。基於SerDes的、可擴展的JESD204A介面在多個類比數位轉換器(ADC)/數位類比轉換器(DAC)和多個FPGA之間提供一個無縫、簡化的、低功耗和低成本的資料高速公路。
功能豐富、更低成本的FPGA加快產品上市時間並縮短成本收回週期，且提供能夠更有效地應對不斷變化的標準的靈活性。系統設計工程師現在還擁有一個令人興奮的、改進的工具集來應對不斷發展的無線寬頻市場的挑戰。
(本文作者依序為為萊迪思FPGA歐洲市場部經理、恩智浦高速轉換器產品線經理)
