減低多重串列資料串流實作成本 SerDes集合功能幫大忙
多核心處理器、高效能數位訊號處理器(DSP)及現場可程式閘陣列(FPGA)等，已成高效能電子系統整合串列連結的主要驅動力。相較於過去的單核心系統，這些新的產品技術能處理更多資料，而處理能力提升後得以在產品中加入更多功能，目前許多系統設計人員均應用串列/解串列器(SerDes)，以滿足更大的資料處理量。
倘若不使用高頻寬串列連結，而使用慢速平行資料訊號處理的系統，通常容易產生系統延遲，讓使用者必須等候系統回應。如此一來，不但使用者體驗大打折扣，也將加劇系統功耗產生。
獲FPGA/DSP/MPU青睞 SerDes應用版圖擴張
設計人員常透過SerDes在系統資料收集與處理單元之間搬移大量資料，目前許多資料收集單元由極高效能的資料轉換器所組成，可產生所需的大量數位資料，再傳輸到中央處理器(CPU)或子系統進行分析。在這些高效能應用中，使用SerDes裝置可達到所需的資料傳輸處理量，並縮減耗電量、系統複雜度與尺寸，同時降低整體系統實作成本。
近來除電信(Telecom)與資料通訊(Datacom)外，序列連結的應用愈來愈普遍，如醫療成像(Medical Imaging)、機械視覺(Machine Vision)及鍵盤視訊監視器(Keyboard Video Monitor, KVM)資料發送等應用，都可使用SerDes設計。
現今許多高階DSP、FPGA、資料轉換器及微處理器(MPU)均採用串列連結介面，系統常有多個處理單元，每單元都有各自的串列連結介面，導致系統設計人員面臨如何設計，並管理多個串列連結系統的難題。為持續運用串列連結的資料傳輸，便須將其整合於單一或少量的高資料速率資料串流，為當前最普遍的解決方案。
針對此一需求，德州儀器(TI)的TLK10002及許多高階FPGA的SerDes解決方案，即可讓系統設計人員將多個通道的Gigabit串列資料，整合成單一的高資料速率資料串流，並透過各種類型的傳輸媒介進行傳輸，如銅纜、銅背板和光纖(用於SFP+等光學模組)。整合的概念在功能方面相對簡單，但是在實作方面則較為複雜，以下將詳細介紹。
省耗電/成本/PCB空間 SerDes簡化資料串流架構
集合的功能是將個別子速率資料串流相互交錯，將許多串列化時間同步資料串流，合併為高資料速率串列。實作的複雜度源自許多個別串列化資料串流相互交錯(Interleaving)，並在連結的接收端進行解交錯(De-interleaving)的過程。為順利完成此過程，需在資料來源端和進行整合的SerDes實作適當的串列串流編碼與解碼，以及通道劃區與對準，如圖1顯示的概念圖。
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| 圖 1 資料集合概念示意圖 |
集合多個串列化資料串流，可避免多個Gigabit串列資料串流同時在應用設計中出現的狀況；若不運用整合的效用，便須管理系統中所有串列化資料串流。由於資料通常須透過媒介傳輸一段距離，一旦每個串列線路各自傳輸，設計人員須針對各個連結指定專用媒介、連接器和光學模組，導致訊號布線占用更多印刷電路板(PCB)空間，且需更多耗電量才能驅動多個發送器和接收器，增添整體成本。
設計內部的串列連結集合也能達到擴充效果。例如，實作四個2.5Gbit/s(全雙工)連結的系統，須實作八個差動訊號線路，包含四個傳輸及四個接收線路(圖2上)。假設此應用須將資料處理量加倍，系統必須實作十六個2.5Gbit/s差動訊號線路。可想而知，加倍處理量會使應用中實作的差動線路大幅增加，而現今大多數的應用都無法負荷增加這些額外線路成本。
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| 圖 2 非集合式串列連結實作(上)與集合式串列連結實作(下)架構示意圖 |
透過連結集合，相同的實作方法可將原有八個差動線路的2.5Gbit/s連結，減少為一對串列串流，只要以兩個差動訊號處理線路進行實作即可，即一個傳輸與一個接收線路(圖2下)。若須將系統處理量加倍，設計人員只要加入另外兩個差動訊號處理線路，對撙節整體系統設計成本將有相當顯著的效果，同時亦可降低耗電量、PCB空間及系統複雜度。
減輕串列連結設計難度 離散式SerDes優勢顯
減輕串列連結設計難度 離散式SerDes優勢顯
從圖3的顯示範例可發現，多個高效能資料收集單元接合FPGA可程式裝置，能處理資料並加以傳輸，提升資料處理效益，而現今許多FPGA都有內建的串列連結功能，可用串列方式傳輸資料。不過，內建串列連結的FPGA架構相當複雜，且資料傳輸速率達到5Gbit/s以上的串列連結成本將大幅增加，故並非適合導入各種應用。
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| 圖 3 系統訊號傳輸流程示意圖 |
儘管大多設計人員認為在FPGA中內建串列連結相當便利，但使用離散式SerDes搭配支援3Gbit/s以下串列連結速率的低成本FPGA，將有一些明顯的設計優點，包括可簡化系統開發複雜度與成本，成為最符合經濟效益的解決方案。
離散式SerDes能大幅降低設計實作成本，對於5Gbit/s以上的串列連結尤其如此，因支援510Gbit/s資料連結的FPGA通常較為複雜，許多功能對系統可能根本不必要，單純將FPGA用於串列連結，無法運用其他複雜功能，將造成資源浪費，不符合成本效益。
使用大型FPGA進行資料集合時，設計人員須提高系統應用的資料處理功能，導致設計方法趨於複雜；況且在FPGA中加入集合功能也需SerDes設計專業知識，將影響產品上市時程。相對來說，使用離散式SerDes有助設計團隊加速產品開發，因開發商會提供FPGA與SerDes兩者接合時，所需的所有FPGA RTL程式碼。
使用低成本的離散式整合SerDes裝置和優化的FPGA解決方案，讓系統設計人員微調系列連結實作，同時對於應用達到最佳的功耗、效能、上市時程和擴充性。未來，資料連結集合將成系統設計人員達成高效能設計目標的關鍵工具。
