電路導向布局(SDL)是一種設計方法，可協助設計人員執行電路的實體設計實現，同時維護電路圖(Schematic)中載明的一貫性與參數。Laker客製化布局自動化系統(Laker Custom Layout Automation System)擁有電路導向布局流程，以順暢、直覺、拖曳式流程，運用許多方法加速布局時間，解決了上述問題。
邁向更具效率電路導向布局大道
在半導體開發早期，IC設計人員在方格膠片(Mylar Graph Paper)上手繪，然後轉印到光罩(Photomasks)，搭配手工模版與攝影沖洗。而設計益趨複雜，且電腦效能提升，手繪電路則被原樣掃描或「數位化」到電腦輔助設計(CAD)系統中，顯示在綠色陰極射線管(CRT)螢幕上。
接著登場的是電路與多邊形布局編輯器，讓工程師能夠直接在電腦上工作，完全不必手繪晶片，更進一步簡化了工作。以電腦記錄電路圖，讓電路設計人員能夠指定元件、線路、電路(Nets)與腳位的電子內容及其他屬性，並且可供布局設計人員取用。單元(元件或元件群)的觀念與階層化設計更進一步提高了設計生產力，尤其是記憶體等重覆模式的設計更是獲益良多。
客製化布局系統
客製化設計生產力的另一個大躍進就是電路導向布局。如圖1所示，在手工、非SDL流程中，使用者必須特別載明電路圖中的各單元或參數化單元(PCell)、輸入參數，正確設定所有電路連接點，大多仰賴手工。布局VS電路(LVS)工具可用來比較結果布局與原始電路圖，還可以發現布局建立時所發生的錯誤；然而錯誤越多，實現LVS-clean布局所需時間就越長。另一方面，電路導向布局讓工程師們可從邏輯來源(電路圖)自動建立實體布局。在SDL流程中，使用者選擇電路圖中的元件，然後布局編輯器就會產生對應的布局，涵蓋指定的元件參數並維持所需的連線。不僅SDL更快速，也因為避免LVS錯誤而節省了更多的時間。
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| 圖1 SDL和非SDL流程示意圖 |
但是，並非所有SDL流程都是一樣的。有時候，儘管LVS錯誤減少會使生產力提升，但建立和使用SDL的費用卻抵消了自動建立布局的優勢。Laker客製化布局自動化系統運用直覺式拖曳法，幾乎完全不須要預先設定。使用者只要從電路圖視窗點選，然後拖曳電路元件到布局編輯器視窗，就會運用設計中指定的參數與連線，而自動建立布局。此外，Laker布局系統還提供元件層平面規劃與其他元件，大幅縮減所需的手工布局工作量，同時提高整體布局品質。
軟體腳本自動化記憶
電路設計人員運用電路圖形式來設計，以符號對應指定元件，並設定特定單元或處理程序所需的值(以參數形式)。由於電路設計人員通常會指定各式各樣的裝置尺寸，而且客製化布局設計需要彈性化布局組態，以便建立密集、高效能布局；每個裝置都可能需要數百或數千個不同的版本，才能夠建立實用而且自動化的SDL流程。
為了簡化SDL流程，並且滿足眾多不同元件版本的需求，SDL流程必須依靠PCells。PCells簡單來說就是軟體「腳本」(一連串指令)，依據規定的一套參數而定義實體布局。腳本會說明布局工具應執行的事項，而參數則使其中規定變數的預設值(通常是最小值)量化。布局開始前，電路設計人員會依據設計需求和運用晶圓廠提供工具所執行的模擬結果，來修改這些參數值。PCell腳本可以PyThon或Tcl程式規劃語言來撰寫；或以Cadence SKILL或Mentor AMPLE等專利語言來撰寫，當然這時就唯有該供應商的工具才能夠派上用場囉。PyCells等開放式、具相互操作性的PCells，能賦予使用者更多工具彈性，可選擇領先同級的工具，以滿足自己獨一無二的需求。
先進PCells讓使用者能夠附加公式或函數(「回呼(Callbacks)」)到某些變數上，以維護必要的關係。例如，擴散幅度(Diffusion Width)改變時自動延伸Poly Endcap。複雜性因使用者而異，但PCell功能由使用者定義，也僅受限於使用者希望撰寫和維護的程式量。
使用SDL方法進行PCells布局時，布局系統所產生的布局會自動反映規定的參數值，不必使用者另外輸入，也不必手繪任何一個多邊形。此外，實例化PCell會「記住」自己在電路圖中的連線，這在布局更多單元以及自動化與手動繞線時就非常實用了。
先進的電路導向布局流程
Laker布局系統擁有簡明且先進的拖曳式SDL流程；能夠運用Laker電路圖或從大眾化電路(Netlist)格式自動產生可判讀的電路圖。Laker SDL流程支援許多參數化元件類型，並提供元件層平面規劃與模式複製功能，幫助快速產生最先進的設計。
電路導向布局圖形化介面
圖2為Laker布局系統，其擁有一個三格圖形式介面視窗，幫助使用者在單一SDL環境中，高效率地與電路、電路圖和布局資料互動。階層式設計瀏覽器(Hierarchical Design Browser)讓使用者能快速搜尋設計階層，以及在設計階層、電路與布局之間交叉探索。可以操作階層，將元件的邏輯群組攤平，實現更高效率的布局。
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| 圖2 Laker客製化布局自動化系統 |
電路圖檢視(Schematic View)可實現電路導向布局。Laker布局系統能夠讀取Laker電路圖編輯器(Laker Schematic Editor)產生的電路圖，而這個編輯器是Laker先進設計平台(ADP)的一環，同時也包括自動化電路產生器(Automatic Schematic Generator)，能建立從運用EDIF、Verilog、CDL(一種類似SPICE的格式)或SPICE電路等其他工具可判讀的電路圖。使用者可運用Design Browser交叉探勘，找出要在布局中實例化的元件。電路圖檢視也能夠辨識重覆的模式，以便Laker布局系統以特殊功能來處理，有助於更快速產生重覆性的布局。
在布局編輯器(Layout Editor)中，快速且規範導向的布局幫助使用者理解、配置、繞線和編輯符合布局設計規範(DRC)與LVS規範的實體布局，只要幾次點選即可更快速獲知結果。
參數化元件各有所長
Laker布局系統支援支援四種參數化元件，分別為SpringSoft Magic Cells(MCell)、User-defined Devices(UDD)、Tcl PCells及可相互操作的PyCells(僅在Laker布局系統的OpenAccess版本提供支援)。每種的使用優勢各有所長，取決於開發人員的需求、偏好與技能水準。
．MCells高靈活度
如圖3所示，MCells與PCells截然不同，MCells內建於Laker客製化布局軟體中，完全無需腳本。因為是軟體中不可或缺的一環，MCells能夠提供更高水準的精緻程度，遠超過典型的PCell，而且不依存於晶圓廠、製程或所使用的技術。可以在剛開始的時候，將設計規範與預設參數輸入到技術檔案(Techfile)中，或者運用從晶圓廠取得的技術檔案，讓MCells變成製程專屬。所支援的五種MCell元件類型有電阻器(Resistors)、電容器(Capacitors)、電晶體(Transistors)、接點(Contact)/通路(Vias)與防護圈(Guard Rings)。
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| 圖3 MCells是具備絕佳彈性的參數化裝置 |
．UDD提供撰寫環境
UDD技術提供獨家的參數化元件撰寫環境，幫助Laker布局系統使用者從手繪或匯入的布局建立參數化裝置，不必撰寫任何腳本。所產生的裝置在Laker環境中一如PCells般運作。
．Tcl PCells腳本撰寫語言
Laker Tcl PCells是典型的PCells，以Tcl腳本撰寫語言撰寫。
．PyCells具相互操作性
PyCells是具備相互操作性的PCells，以開放、現代化Python腳本撰寫語言，擁有大量以PCell為核心的表達語法，和一個OpenAccess(OA)應用程式介面(API)，可以產生幾乎任意以OA為基礎的軟體都能夠讀取的PCells。PyCells也支援先進功能，例如鄰接(Abutment)、延伸(Stretch)處理與可製造性設計(DFM)規則。可從Ciranova免費下載PyCell Studio，提供互動環境以實現PyCell開發與高效率偵錯，進而提高PCell開發生產力並縮短開發週期。PyCells是可相互操作製程設計套件(PDKs)的可相互操作PDK聯盟IPL 1.0標準核心，思源科技與EDA業界的其他許多廠商全都支援這項標準。
Laker布局系統中參數化元件類型都是無需任何專利評估引擎，即可由其他EDA工具以GDSII或OASIS(業界標準設計資料交換格式)讀取的布局資料。PyCells可供幾乎所有以OpenAccess為基礎的工具運用Ciranova API而直接讀取。
元件層平面規畫利器
Laker布局系統具有Stick Diagram視窗，如圖4所示，此為一個方便好用的圖形工具。其可幫助設計人員實現在符號層的最佳化元件平面規畫，不必擔心參數、設計規範或連線，只須按下滑鼠按鈕，就能夠輕鬆地切換、合併、移動、分割和配置單元。雖然Stick Diagram視窗原本是以思源科技的MCell技術為基礎，但PyCells還是能夠在以OA為基礎的Laker布局系統版本中運作。
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| 圖4 左邊是Stick Diagram，右邊是布局預覽視窗。 |
因為使用者已經將面積、繞線甚至於外形最佳化，一旦平面規畫完成後，就會依據Stick Diagram視窗中的平面規畫自動產生布局。此外，布局也會遵循Laker技術檔案中的設計規範，而符合DRC與LVS規範的要求。所產生的布局會保留電路圖中，所定義的連線與尺寸。如圖5所示，飛行線(Flight Lines)顯示所產生布局中的連線資料，引導手工或自動繞線。Laker布局系統擁有四個內建的繞線器，可完成元件與元件之間的繞線作業。
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| 圖5 Laker布局含飛行線顯示 |
吻合元件產生器元件層平面規畫
類比元件對製程變異和電路雜訊特別敏感。幸好，通常一致的元件效能相配性(Matching)遠比個別裝置價值(Value)更重要。類比設計人員可運用特別布局技術，建立相配的裝置，使製程變異影響降低。常見作法是建立匹配元件(Matched Device)布局，包括運用摺疊或多指(Multi-Fingered)電晶體(交錯)、將電晶體分割成具備對稱且偏位區隔(Offset Segment)的多重閘道(交叉相配或交叉空鉛)、運用對稱布局圍繞共同點而群聚電晶體(同心圓)、增加假閘層(Dummy Gates)，有時甚至會運用以上所有做法。
如圖6所示，Laker布局系統包含Matching Device Creator，運用Stick Diagram技術的延伸，專為建立匹配元件布局而量身訂製；運作方式與Stick Diagram視窗相同，但是包括許多專屬的匹配元件功能。大約40%的類比電晶體都是交叉放置的電晶體(Matching Transistors)，因此這種棒狀圖(Stick Diagram)的應用軟體專屬版本提供更高生產力的作法，同時維護對於布局的完整控制。Matching Device Creator也擁有能夠以同樣方式建立電阻與電容的功能。
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| 圖6 Laker布局系統專為建立匹配元件布局而量身訂製 |
高效率重覆電路模式
從電路圖上將元件拖曳到布局編輯器，有助於自動化布局流程，特別是因為設計而使得這個流程變得冗長乏味時，尤其實用。在Laker SDL流程中，可使用Copy & Associate，以及Pattern Reuse的功能，將許多電路元素群聚在一起，構成重覆的模式，產生群聚的布局，找出整個設計中一致的模式，然後在整個電路中重覆利用同樣的布局。建立重覆電路模式的布局時，這是一種非常高效率的作法，可以進一步節省可觀的時間與精神。
乍看之下，Copy & Associate以及Pattern Reuse兩者似乎一樣，但實際上是存有不同的。兩者的主要差異就是Pattern Reuse能夠處理組織階層(Hierarchy)。Laker布局視窗中的Hierarchical Design Browser面板能夠支援不同階層的布局與電路圖。對布局工程師與電路設計人員而言，維護獨立不受干擾的組織階層同時維護彼此之間的連結，是非常明顯的生產力優勢。
Pattern Reuse透過建立包含選定元件的單元而建立一個組織階層；然後會從邏輯檢視中自動找出和選出同樣的模式，並帶入布局檢視中，據以為各單元收集同樣的布局。這個單元的所有布局變更都會複製到該單元的所有處理程序中。黃金電路圖(Golden Schematic)則不會受到影響，彼此之間的連結關係將維持不變。
請見圖7～10，當在運用Copy & Associate時，不會產生新單元，因此在具體實現重覆模式之前，必須先一步完成元件布局的最佳化。而Copy & Associate以及Pattern Reuse都支援多種閘道或處理程序的選擇，可以實現模式匹配(Pattern Matching)的要求。
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| 圖7 在這個例子中，三個單元作為三個獨立的處理程序，而布局在各單元中最佳化。 |
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| 圖8 運用Copy & Associate選擇和配置3個單元的重覆模式 |
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| 圖9 在這個範例中，三個單元被扁平化，並建立新單元。然後布局最佳化而獲得更小的面積。 |
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| 圖10 運用Pattern Reuse選擇和配置新單元(三個扁平化單元)，獲致更小的陣列。 |
除此之外，在Pattern Reuse中，可使包含這些處理程序的單元扁平化、構成單一處理程序，然後處理電晶體以分享汲極(Drain)、源極(Source)等，獲致更精巧或客製化的布局。在Copy & Associate中，除非以手工方式處理，否則是無法將個別的處理程序最佳化，進而可以分享其他處理程序中，電晶體上的Drain、Source等。
電路導向布局提供比手工布局更多的優勢，如自動建立布局，不必擔心參數、連線，或者擔心設計規範。Laker客製化布局自動化系統等先進的布局系統早已遠遠超越取放式(Pick And Place)布局作法，提供更多功能，實現更輕鬆且更快速的布局作業。
總結來說，針對Laker SDL流程而言，其包括自動化Schematic Generator、四種不同的參數化元件、Stick-diagram視窗與Matching Device Creator，還有Copy & Associate，以及Pattern Reuse技術。假使可以透過電路導向布局，並結合上述優勢，就能以四兩撥千斤的作法，進而實現更為卓越的布局成果。
