ARC/Cadence發表全新的自動化通用功率格式(Common Power Format; CPF)讓新的低功率參考設計方法學(Low Power Reference Design Methodology; LP-RDM)可執行於ARC的ARChitect處理器組態工具中。這項LP-RDM和Cadence的低功率技術能將ARC新的Energy PRO技術捕捉成RTL，並持續經由設計流程轉換至GDSII，使IP核心可節省高達四倍的功率。
ARC-Based晶片的優勢在於內建的ARChitect可協助SoC設計工程師為處理器核心或子系統進行客製化的設計。ARC將在產品中搭配Energy PRO技術，包括在核心內結合特定功率管理功能，並提供設計工具以辨識設計者的功率意圖，讓硬體設計發揮最佳的功率效益。
ARC的組態工具ARChitect在一個參考設計流程函式庫之內整合Cadence的低功率方案。該產品讓設計工程師在運用Virage Logic公司的Area, Speed and Power(ASAP) Logic標準單元函式庫和超低功率標準單元架構時，可建置數種Energy PRO功能。隨後ARChitect會產生出包含Energy PRO設計意圖的RTL，以供輸入到Cadence低功率方案中的關鍵元件Cadence Encounter數位IC設計平台當中。透過業界標準Si2聯盟通用功率格式，Encounter平台可為台積電90奈米製程技術執行RTL to netlist合成、驗證、平面規劃和繞線。因此，SoC設計工程師可以輕易組態一顆Energy PRO處理器並讓所有低功率能力都自動經由整個Encounter流程到達最終布局。
ARC網址：www.ARC.com
Cadence網址：www.cadence.com
