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Mentor引入Calibre Recon技術簡化IC驗證過程

發布日期:2020/08/11 關鍵字:MentorCalibre Recon集成電路IC系統級晶片SoC

為了幫助集成電路(IC)設計人員更快地完成電路設計驗證,Mentor近期宣布將其Calibre Recon技術添加至Calibre nmLVS電路驗證平臺。其技術於去年推出,作為Mentor Calibre nmDRC套件的擴展,旨在幫助客戶在早期驗證設計迭代期間快速、自動和準確地分析IC設計中的錯誤,從而縮短設計週期和產品上市時間。

Calibre nmLVS-Recon解決方案幫助系統級晶片(SoC)工程師、電路設計工程師和IC電路驗證團隊在開發階段的早期識別並解决選定的系統接線錯誤,縮短電路驗證的總週期時間。這些錯誤不僅僅會消耗寶貴的計算資源,並可能產生數百萬個錯誤結果,其中許多錯誤只是因為設計狀態未完整而產生。此解決方案的早期採用者在分析前期設計時能够實現10倍以上的運行時間改善,並减少3倍的記憶體需求。

Calibre nmLVS-Recon技術基於靈活的設計架構,支持多種使用模型,使設計團隊能够選擇和分析特定類別的電路驗證問題。該工具採用自動化的智慧執行啟發方法(Intelligent Execution Heuristics),可以幫助用戶在完整的Calibre nmLVS Signoff流程與Calibre Recon選擇的電路驗證檢查之間無縫導航。運用數據分區、設計細分、數據再利用、任務分布和錯誤管理的高級選項,可按原型將Calibre nmLVS-Recon流程與任何晶圓廠/集成電路製造商(IDM)的Calibre sign-off設計套件結合使用,還可應用於任何製程節點。

早期的設計版本中通常包含許多明顯的系統違規行爲。例如電源接線短路(Shorted Net)這樣的違規會造成數百萬個錯誤,並且需要非常密集的計算。電路驗證工程師現在可以使用Calibre nmLVS-Recon短路隔離功能,以互動和迭代的管道快速有效地查找並修復這一類型的版圖布線設計錯誤造成的接線短路問題。此功能選項可實現靈活性和設計分析意圖的變化,同時保持易用性和無縫的使用轉換。

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