Cadence與CIC攜手 為台灣AI晶片研發打底

作者: 廖專崇
2018 年 03 月 26 日

為提升台灣人工智慧(AI)研發能量,益華電腦(Cadence Design Systems)與國家實驗研究院晶片系統設計中心(CIC)共同宣佈將強化合作關係,透過提供設計驗證加速模擬平台,以及共同建置的SoC設計及驗證環境,協助學界將研發成果與產業效益連結。雙方也將合作驗證培育課程,協助學界加速開發新一代AI晶片應用並培植產業人才。

隨著AI未來龐大商機湧現,開發AI晶片技術成為最熱門的研究議題,Cadence與CIC深化既有的合作基礎,共同建置驗證平台與環境,未來參與科技部AI計畫的研發團隊,以及與國研院晶片中心合作的學術單位,皆可透過CIC申請使用驗證平台環境,該平台將建構在Cadence Palladium硬體加速及系統化的驗證方法,可縮短晶片系統驗證時間,加速晶片設計開發流程,雙方並合作建置AI晶片的設計驗證環境,導入形式驗證平台(Formal Verification),包括晶片模擬、擬真、除錯與驗證,強化驗證功能的正確和完整性,確保電路設計的正確性並提升效能。

AI晶片為了效能最佳化與耗電最低化的目標,設計複雜性不言可喻,面對AI晶片設計複雜度與成本日益攀升的挑戰,設計前期的晶片驗證工作不可或缺。Cadence亞太區系統解決方案總監張永專表示,16奈米以下製程晶片,80%的成本花費在軟體與驗證;而驗證就是藉著快速有效的方法,找出晶片軟硬體的潛在錯誤或風險,透過功能檢測、效能計算、動態功耗分析、軟硬體協同模擬、完整覆蓋率管理等,為晶片品質把關,降低開發的成本與風險。

Cadence在Palladium平台中,透過以處理器為基礎的硬體加速器,建構AI驗證平台,張永專說明,平台最主要的部分包括:應用場景產生器(Scenario Generation),可以模擬所有應用的場景,配合各式機器學習系統架構,產生驗證的建置管理、運算力/功耗比、軟硬體協同除錯,讓設計工程師更了解電路設計的缺陷與功能改善的重點。

國研院副院長林盈達指出,國研院的四大任務為建構研發平台、支援學術研究、推動前瞻科技、培育科技人才,並配合科技部推動全國科技發展。本次晶片中心與Cadence的合作,聚焦人工智慧系統晶片的相關研發與人才培育。晶片中心即將建置完成的AI實驗室,未來可提供多樣的開放式研發平台。

Cadence也計畫透過以促進產業界與學術界之間的技術交流為宗旨的Cadence學術網路計畫(Cadence Academic Network, CAN),針對晶片設計領域技術提供系統化、開放性的線上培育課程,讓系統晶片的驗證、設計與實現工具能夠更廣泛地應用在學術研究,以厚植台灣學研界的研發實力。

標籤
相關文章

提高原型板設計/偵錯效能 思源EDA獻計

2011 年 05 月 26 日

益華新平台加速瑞昱單晶片系統驗證

2015 年 08 月 17 日

FPGA原型建構曠日費時 Cadence提出新解法

2020 年 04 月 01 日

Cadence團隊持續擴張 加碼成立台灣研發中心

2023 年 05 月 11 日

購併BETA CAE Cadence多物理模擬布局再有新動作

2024 年 03 月 15 日

家庭聯網需求增 XGPON方案今年底現身

2013 年 03 月 01 日
前一篇
貿澤供貨InvenSense MEMS防水感測器
下一篇
政策帶有國族情結? 中國全力衝刺C-V2X技術