數十年來，動態隨機存取記憶體(DRAM)一直是運算系統中的主記憶體，扮演暫存器的角色，讓運算處理單元可以更快存取資料和程式碼。高速運作、高整合密度、成本效益和出色的可靠度，讓DRAM技術能夠在多種電子設備中得到廣泛應用。 DRAM記憶體單元，即儲存一位元資訊的元件，具備一種極簡結構。其包含一顆電容(1C)及一顆整合於該電容旁的電晶體(1T)。電容器的作用是儲存一個電荷，電晶體則是用來接取該電容器，不論是讀取已儲存的電荷數量或是儲存一個新電荷。這種1T1C記憶體單元以包含字元線和位元線的陣列排列；字元線連接到這些電晶體的閘極，閘極則控制連接到電容器的存取通道。透過字元線來感測已儲存在電容器的電荷就能讀取記憶體的狀態。 過去幾年來，記憶體業界引進了新世代DRAM技術，這些技術透過持續擴增記憶體單元的密度而得以實現。目前的DRAM晶片屬於「10奈米級」(以D1x、D1y、D1z、D1a等表示)，其中，記憶體單元陣列內的主動區域半間距涵蓋19奈米到10奈米的區間。由人工智慧(AI)驅動而對DRAM產生更高性能、更大容量的需求，正在驅使研發邁向10奈米之後的世代。這需要在電容器、接取電晶體和記憶體單元架構方面的創新。這些創新的實例包含高深寬比的柱型電容器、從鞍型(基於鰭式場效電晶體)的存取電晶體轉向垂直閘極結構、從6F2到的4F2的單元設計轉變(F為既定技術節點的最小特徵尺寸)。 DRAM周邊電路特性需求不同 為了實現DRAM晶片的完整功能，除了存取電晶體之外，還需要其他幾種電晶體。這些附加的電晶體在像是位址解碼器、感測放大器或輸出緩衝區內發揮作用。這些電晶體稱之為DRAM周邊電晶體，傳統上會組建在DRAM記憶體陣列區的旁邊(圖1)。 圖1　DRAM晶片的內部：基於1T1C的DRAM記憶體陣列與DRAM周邊區域。   DRAM周邊電晶體可分為三大類別：第一類是常規的邏輯電晶體：重複任由開啟與關閉的數位開關。第二類是感測放大器：感測兩個記憶體單元之間電荷差異的類比型電晶體。電荷小幅增加會放大成高電壓(代表邏輯上的1)，小幅減少則轉為零電壓(代表邏輯上的0)。這些邏輯值隨後儲存在稱為列緩衝區的閂鎖結構。感測放大器的位置通常靠近記憶體陣列，在DRAM晶片占據大量面積。第三類是列解碼器：將相對較高的偏壓(通常約為3V)傳送到記憶體元件以支援資料寫入作業的電晶體。 為了跟進記憶體陣列在各節點之間的改良進度，DRAM周邊電路也在面積減少和性能強化方面隨之演變。更長期來看，有可能實現打破傳統「二維」DRAM晶片結構的更顛覆性解決方案。一種選擇是在另一片晶圓上製造DRAM周邊電路，然後把這片晶圓接合到包含記憶體陣列的晶圓，採用一種導入3D...

在2021年IEEE國際超大型積體電路技術研討會(VLSI Symposium)期間，imec首次提出叉型片(Forksheet)的元件架構，用來延續奈米片(Nanosheet)電晶體發展，微縮至1nm以下的技術節點(圖1)。 圖1　電晶體架構發展藍圖：由左至右依序為鰭式場效電晶體(FinFET)、奈米片、叉型片與CFET 在叉型片架構中，因為N型與P型電晶體的間距縮小，元件的有效通道寬度能夠大於傳統的環繞閘極(GAA)奈米片電晶體。這有利於增加電晶體的驅動電流或DC性能。此外，N-P間距縮短也有助於縮短標準元件高度，漸漸推進4軌的元件高度設計，亦即將4條金屬導線布建在標準元件的高度內。 然而，4軌元件設計與16nm導線間距並不容易實現，叉型片元件太過狹窄，難以提供所需的性能。imec在2022年國際超大型積體電路技術研討會(VLSI...