應用材料與SK海力士、美光深化記憶體研發合作

隨著生成式AI與高效能運算(HPC)需求快速攀升,記憶體技術正成為AI基礎設施競賽的核心環節。半導體設備業者應用材料(Applied Materials)宣布,分別與全球兩大記憶體製造商SK海力士(SK...
2026 年 03 月 11 日

應材發布電晶體與布線創新技術 加速AI晶片效能提升

應材近日推出全新的沉積、蝕刻及材料改質系統,能在2奈米及更先進節點提升尖端邏輯晶片效能。這些技術透過對電晶體進行原子尺度改良,從而大幅提升人工智慧(AI)的運算能力。 針對2奈米GAA電晶體製程的需求,應材發表由ALD、蝕刻與材料改質系統組成的新一代解決方案   採用環繞式閘極電晶體是半導體產業的重要轉折,也是實現更高能源效率,以支撐更強大AI晶片運算所需的關鍵技術。隨著2奈米世代環繞式閘極(GAA)晶片將於2026年邁入量產,應材同步推出全新的材料創新技術,進一步強化埃米節點的新一代環繞式閘極電晶體效能。這些全新晶片製造系統帶來的整體效益,顯著提升了環繞式閘極製程節點轉換的整體能源效率。 應材半導體產品事業群總裁Prabu...
2026 年 02 月 12 日

效率/良率同步提升 應材推出一站式混和鍵合方案

混合鍵合(Hybrid Bonding)是先進封裝中不可或缺的關鍵技術,但其製程條件要求嚴格,加上鍵合前的電漿處理、水分子膜塗布等步驟,與鍵合製程本身的速度差異巨大,導致生產排程容易出現瓶頸。為簡化混合鍵合製程的複雜度,提高良率與效率,應用材料(Applied...
2025 年 10 月 08 日

先進成像結合AI技術 晶片缺陷檢測更精準

隨著半導體產業邁向下一代3D架構,業界對能讓良率在更短時間內達到量產水準的製程控制解決方案的需求日益增加。閘極全環(GAA)電晶體、極紫外光(EUV)微影和更小的記憶體裝置,對檢測技術提出了新的挑戰,因為檢測設備必須能檢測出埋在3D結構內的缺陷。而且,隨著關鍵尺寸縮小,這些缺陷的尺寸可能只有數奈米,甚至只有幾粒原子的厚度。 晶片製造商使用兩種工具來分辨和控制製造過程所產生的缺陷:先使用光學檢測來檢測晶圓上的潛在缺陷,再使用電子束檢查(eBeam...
2024 年 07 月 30 日

應材創新晶片布線技術使運算更節能

應用材料公司推出材料工程創新技術,透過使銅布線微縮到2奈米及以下的邏輯節點,來提高電腦系統的每瓦效能。 應用材料公司半導體產品事業群總裁帕布‧若傑(Prabu Raja)博士表示,AI時代需要更節能的運算,其中晶片布線和堆疊對於效能和能耗至關重要。應材最新的整合性材料解決方案使業界能將低電阻銅布線微縮到新興的埃米節點,同時該公司最先進的低介電常數材料降低了電容效應並強化晶片結構強度,將3D堆疊提升到全新高度。 目前最先進的邏輯晶片可包含數百億個電晶體,由長度超過96.5公里的微型銅線連接。晶片布線的每一層都從一層介電材料薄膜開始,薄膜經過蝕刻後,形成填充銅的通道。幾十年來,低介電常數和銅一直是業界的主力布線組合,而晶片製造商也能在每一代產品中實現微縮、效能和功率效率方面的改進。 然而,隨著產業規模微縮到2奈米及以下,更薄的介電材料使晶片的機械結構強度變弱,而變窄的銅線則會導致電阻急劇增加,進而降低晶片效能並增加能耗。 應材的Black...
2024 年 07 月 10 日

應材拓展埃米時代晶片製造圖案化解決方案

應用材料公司於國際光電工程學會(SPIE)先進微影暨圖案化技術研討會上推出一系列為滿足「埃米時代」晶片圖案化需求的產品和解決方案。隨著製程推進至2奈米以下,晶片製造商愈來愈受惠於新材料工程和量測技術,進而克服EUV和高數值孔徑EUV圖案化的挑戰,包括線邊緣粗糙度、頂端對頂端的間隙(Tip-to-tip...
2024 年 03 月 01 日

施耐德數位化/電氣化策略助半導體邁向永續

施耐德電機(Schneider Electric)出席SEMICON Taiwan 2023,在半導體永續力國際論壇中分享台灣如何與半導體產業一起打造永續未來。 半導體產業發展為台灣帶來龐大經濟效益,但晶片生產製造過程中也排放出大量溫室氣體,約占全台排放量的12%,如何在節能減排與經濟發展中取得平衡成為一大考驗。施耐德電機建議台灣半導體產業勢必要透過數位化與電氣化的永續策略,透過數位技術追蹤碳排放、準確掌握即時數據,並導入能夠高效穩定供電的能源管理,不斷優化能源使用效率,如此才能夠落實永續。 施耐德電機電力系統商業領域亞太區副總裁Thibault...
2023 年 09 月 18 日

應對半導體5C挑戰 應材啟動生態系共創模式

隨著物聯網、人工智慧興起,晶片需求將進一步提高,同時也推動半導體產業成長,預計在2030年產值會突破1兆美元。但在滿足這些晶片需求的同時,晶片製造商也面臨維持創新步伐的重大挑戰。應材認為,半導體產業正面臨5C挑戰,分別是製造技術複雜性(Complexity)提高、成本(Cost)提高、研發和生產的節奏(Cadence)變快,碳排放(Carbon...
2023 年 09 月 06 日

EUV微影面臨六大挑戰 材料工程/計量技術解難題

半個多世紀以來,傳統摩爾定律2D縮放定義了半導體產業的技術路線圖。在2000年左右的Dennard縮放時代,半導體業界每兩年可以將電晶體尺寸縮小50%。 圖1 從1970年代至今,電晶體微縮的方法已走過三個階段 更具體地說,我們藉由縮小控制電晶體開關狀態的柵極長度來實現電晶體的微縮,而閘極長度也因而成為製程節點命名的根據,例如90奈米、65奈米等。只要按比例縮放柵極氧化層,晶片製造商就能同時得到性能(Performance)、功率(Power)、面積(Area)與成本(Cost),也就是PPAC的改善。回顧過去,進步很容易! 然而,在2000年到2010年間,柵極長度和柵極氧化物的微縮達到了極限。雖然半導體業者可以對更小的特徵進行圖案化,但卻會遇到柵極洩漏和接觸電阻等物理問題,導致面積跟成本改善的效益,被性能跟功耗的劣勢所抵銷。接著,半導體業界過渡到「等效微縮」的時代,此後柵極的長度一直保持在30奈米左右,柵極氧化物的微縮也停止了。 此後,製程節點的名稱不再與閘極的實際尺寸相關聯。相反,使用應變矽和高K金屬柵極等材料工程技術,半導體業者的新一代製程能在性能、功耗(PP)持續改善,但面積、成本(AC)的改善速度則減慢了許多。直到2010年3D...
2022 年 09 月 01 日

3D NAND將成市場主流 蝕刻/沉積/檢測設備更加關鍵

據Yole Developpement最新發表的《2020年3D NAND製造設備與材料》報告,由於3D NAND由於具有優異的發展潛力,可實現密度更高、位元成本更低的NAND記憶體,因此已成為NAND技術未來的發展趨勢。預估到2025年,3D...
2020 年 11 月 12 日

大數據結合主題專業知識 半導體製程分析更快/穩/準

智慧製造(SM)一般是指製造作業轉向供應鏈上下整合、實體和網路能力整合以及使用先進資訊,目的是提高彈性和適應性。
2019 年 10 月 12 日

加快MRAM量產腳步 應材先進PVD平台亮相

物聯網(IoT)、AI、雲端運算、工業4.0等應用推升資訊量呈現爆炸性的成長,所有資料都必須在邊緣收集,並從邊緣到雲端的多個層級進行處理和傳輸、儲存和分析。因應如此龐大的資料儲存、傳輸需求,在DRAM、SRAM、快閃記憶體等存在已久的記憶體技術愈顯吃力的情況下,新興記憶體技術MRAM趁勢而起,而為加快MRAM量產普及速度,應用材料推出全新物理氣相沉積(PVD)平台。 應用材料公司半導體事業群金屬沉積產品處全球產品經理周春明表示,由AI和大數據所推動的新運算需求,加上摩爾定律擴展的趨緩,造成硬體開發和投資的復興。各種規模的企業正競相開發新的硬體平台、架構與設計,以提升運算效率,新興記憶體技術也隨之興起(MRAM、ReRAM和PCRAM等),這些新型記憶體提供更多工具來增強近記憶體運算(Near...
2019 年 07 月 24 日