先進封裝大行其道 ESD保護更顯重要(2)
ESD是導致電子產品失效故障的重要因素，也會對半導體元件造成不可回復的損害。隨著半導體封裝朝2.5D、3D發展，元件內部互連密度大幅增加，如何避免ESD損害元件內部的I/O，造成晶片失效，變成一個需要認真面對的課題。
靜電放電對內部I/O影響仍需深入評估
要實現0V靜電保護，必須先對內建I/O接腳在接合時可能會遇到的靜電放電事件，有深入的理解。典型的單片式晶片的靜電保護機制相對容易理解，但在2.5D或3D技術的內部I/O介面上，靜電放電事件所帶來的影響仍待釐清。目前尚未出現任何標準可用來描述2.5D或3D接合技術在進行靜電放電保護時，所需達到的條件或目標等級。
在許多探討靜電保護問題的會議及Workshop上，業界與學界分享的資訊大多指出，傳統上對測試的假設似乎並不適用於先進的接合技術與內建接腳。測量結果顯示，靜電脈衝在經過放電後，在峰值電流、脈衝寬度與上升時間方面的表現，都與傳統的充電放電模式等的假設不同。
為此，我們必須加深對靜電放電的基本瞭解。量化靜電放電事件對元件內部介面的影響將能引導業界設立靜電保護的目標等級，並協助晶圓廠提前布局。此外，為靜電放電事件及崩潰機制建立模型，還能幫助設計人員調整他們的ESD保護電路設計。
比利時微電子研究中心(imec)的研究團隊整合了實驗與建模，以釐清晶粒對晶圓堆疊或多晶圓堆疊製程在靜電放電後的崩潰機制。例如，imec研究了內部I/O元件的閘極氧化層在無靜電保護電路的情況下，所發生的崩潰現象。研究團隊也探究在設置ESD保護電路時的靜電脈衝波形。研究那些影響ESD脈衝波形的不同參數將能協助設計人員在無法避免靜電放電時，提高保護電路的效率。初步的研究見解已發表於2024年IEEE國際超大型積體電路技術研討會(VLSI...
2024 年 07 月 19 日
