這項技術能夠將不同組織設計的專用元件整合到單一設計中，在效能、功耗、佔位面積和成本方面實現SoC無法達到的改善。然而，從傳統SoC設計跳躍到3D IC設計，不僅帶來新機會，也伴隨全新挑戰。 Chiplet已成為描述專為特定功能設計之裸晶的新興術語，可整合至3D...

台灣憑藉在CoWoS、3D IC等關鍵技術的領先優勢，正從傳統代工基地蛻變為全球半導體創新中心。在這場後摩爾時代的競爭中，台灣如何把握機遇、重塑產業地位？ 台灣的CoWoS技術已是業界公認的領先技術   工研院電光系統研究所副所長駱韋仲接受專訪時指出，AI浪潮為台灣半導體產業帶來前所未有的戰略機遇，先進封裝技術正是推動這波成長的核心引擎。從CoWoS到3D...

數十年來，為CPU與GPU等高效能運算(HPC)所開發的單片式系統單晶片(SoC)之所以能有進展，全有賴於互補式金氧半導體(CMOS)成功實現微縮。CMOS為SoC開發人員提供了一套能讓他們在同個單一基板整合越來越多功能的技術平台。就算是朝向多核心結構發展，結果顯示，比起在不同晶片之間傳輸資料，把各個功能整合在同一個基板上能提供更高的效率。 除此之外，只要轉換到另一個技術節點來微縮電晶體和內連導線，還能改良SoC的功耗、性能、面積和成本(PPAC)。微縮程度最高的技術已經用於SoC的每個功能構件—從運算單元到快取記憶體，甚至是環繞整個系統(包含靜電放電保護元件、功率和時脈分配、訊號網路與訊號輸入/輸出)的基礎架構。 長期以來，這套CMOS平台滿足了行動應用與高效能運算的不同運算需求。但這種通用型技術平台漸漸開始停擺，原因有二。首先，尺寸微縮所能提供的系統級PPAC成效開始減縮。其次，曾獲好評的SoC異質性–利用2D方法增加更多功能來實現，逐漸顯露出作繭自縛的窘境。我們一直只靠一項技術來建構SoC的所有關鍵功能，但隨著應用多樣化，設計人員需要滿足的運算規格種類日益增加，例如功率密度、記憶體頻寬、速度、工作量、成本、構型尺寸等，只靠一種技術來滿足所有需求的挑戰難度越來越高。 CMOS...

數十年來，為CPU與GPU等高效能運算(HPC)所開發的單片式系統單晶片(SoC)之所以能有進展，全有賴於互補式金氧半導體(CMOS)成功實現微縮。CMOS為SoC開發人員提供了一套能讓他們在同個單一基板整合越來越多功能的技術平台。就算是朝向多核心結構發展，結果顯示，比起在不同晶片之間傳輸資料，把各個功能整合在同一個基板上能提供更高的效率。 關鍵推手：3D內部互連和功能晶背 CMOS...

大語言模型(LLM)帶動了雲端伺服器的發展，但應用落地及商業價值的回收，端賴邊緣運算的普及，例如AI手機、PC、汽車、監控與其他高價值的物聯網終端等。這類可能應用AI的高階終端系統具有極大的發展潛能，但邊緣運算應用的客觀條件與性價比需求，使雲端使用的昂貴先進邏輯及標準化的高頻寬記憶體與封裝技術，在經濟層面上很難應用在邊緣裝置的晶片上。 因此，聯電聯合供應鏈夥伴推出的晶圓對晶圓(W2W)...

Ansys因AI，HPC和矽光子系統的卓越設計支援方面而榮獲TSMC 2024年開放創新平台(OIP)年度合作夥伴獎。該獎項旨在表揚台積電OIP生態系合作夥伴及其對下一代3D積體電路(3D-IC)設計和實現的創新貢獻。Ansys因在多重物理分析、N2P和A16功率傳輸、COUPE支援以及射頻設計、最佳化和移轉方面的共同開發設計解決方案而榮獲四項獎項。 台積電在年度TSMC...

益華電腦(Cadence Design Systems)宣布與台積電攜手合作，雙方共同為AI驅動的先進製程設計和3D-IC應用，提供更佳的生產力及最佳化的產品性能。AI應用如雨後春筍，因此對能處理龐大資料和運算的先進晶片解決方案，產生了前所未有的需求。面對市場需求升溫，產業界正不斷挑戰先進製程晶片及3D-IC技術的極限。 台積電已認證Cadence的數位及客製化設計流程，可在台積電最新的N3和N2P製程技術上進行設計實現和簽核。台積電和Cadence在設計技術協同最佳化(DTCO)上已是長期夥伴，雙方延續合作在A16製程上最佳化PPA(效能、功耗、面積)，為實現晶片背面布線等獨特技術，擴充更多EDA功能。 Cadence和台積電也在Cadence.AI上合作，以AI技術推動次世代數位和類比設計自動化，提供優秀的生產力和結果品質。Cadence.AI是跨晶片系統的AI平台，涵蓋設計和驗證的所有層面。台積電和Cadence的合作主要集中在三個領域： 應用AI的Cadence...

Ansys和台積電擴大了合作範圍，以利用AI推動3D-IC設計，並開發新一代多重物理解決方案，用於更廣泛的先進半導體技術。兩家公司共同開發了新的工作流程，以分析3D-IC、光子、電磁(EM)和射頻(RF)設計，同時實現更高的生產力。這些功能對於打造半導體產品，用於高效能運算(HPC)、AI、資料中心連線和無線通訊至關重要。 若要建立最佳化熱和電氣效應(例如通道輪廓)的正確3D-IC設計，需要廣泛且耗時的設計流程。為了將這種限制降至最低，設計人員使用Ansys...

智原科技正擴大使用Ansys技術，以增強其開發多晶片2.5D/3D-IC先進設計的能力，這對於人工智慧(AI)、物聯網和5G應用至關重要。在Ansys的支援下，智原科技將使其客戶能夠探索更強大的設計選項，以獲得更創新的產品。 智原科技為客戶提供晶片設計專案的支援。智原科技最近宣布推出2.5D/3D-IC先進封裝服務，以解決多晶片設計的爆炸式需求，這些設計的目標是為了獲得效能更佳，耗電量更低的產品。為了滿足這一需求，工程師需要精確的多重物理分析工具，在製造之前驗證晶片設計是否包括可靠的訊號和結構完整性分析以及可靠的電源網路設計分析。這項挑戰因開發更高密度晶片及更容易受到電磁干擾問題的趨勢而加劇。 在設計流程中導入Ansys...

ESD是導致電子產品失效故障的重要因素，也會對半導體元件造成不可回復的損害。隨著半導體封裝朝2.5D、3D發展，元件內部互連密度大幅增加，如何避免ESD損害元件內部的I/O，造成晶片失效，變成一個需要...

ESD是導致電子產品失效故障的重要因素，也會對半導體元件造成不可回復的損害。隨著半導體封裝朝2.5D、3D發展，元件內部互連密度大幅增加，如何避免ESD損害元件內部的I/O，造成晶片失效，變成一個需要認真面對的課題。 靜電放電對內部I/O影響仍需深入評估 要實現0V靜電保護，必須先對內建I/O接腳在接合時可能會遇到的靜電放電事件，有深入的理解。典型的單片式晶片的靜電保護機制相對容易理解，但在2.5D或3D技術的內部I/O介面上，靜電放電事件所帶來的影響仍待釐清。目前尚未出現任何標準可用來描述2.5D或3D接合技術在進行靜電放電保護時，所需達到的條件或目標等級。 在許多探討靜電保護問題的會議及Workshop上，業界與學界分享的資訊大多指出，傳統上對測試的假設似乎並不適用於先進的接合技術與內建接腳。測量結果顯示，靜電脈衝在經過放電後，在峰值電流、脈衝寬度與上升時間方面的表現，都與傳統的充電放電模式等的假設不同。 為此，我們必須加深對靜電放電的基本瞭解。量化靜電放電事件對元件內部介面的影響將能引導業界設立靜電保護的目標等級，並協助晶圓廠提前布局。此外，為靜電放電事件及崩潰機制建立模型，還能幫助設計人員調整他們的ESD保護電路設計。 比利時微電子研究中心(imec)的研究團隊整合了實驗與建模，以釐清晶粒對晶圓堆疊或多晶圓堆疊製程在靜電放電後的崩潰機制。例如，imec研究了內部I/O元件的閘極氧化層在無靜電保護電路的情況下，所發生的崩潰現象。研究團隊也探究在設置ESD保護電路時的靜電脈衝波形。研究那些影響ESD脈衝波形的不同參數將能協助設計人員在無法避免靜電放電時，提高保護電路的效率。初步的研究見解已發表於2024年IEEE國際超大型積體電路技術研討會(VLSI...

西門子數位工業軟體近日宣布推出Calibre 3DThermal軟體，用於3D積體電路(3D-IC)熱分析、驗證與除錯。 Calibre 3DThermal將Calibre驗證軟體和Calibre 3DSTACK軟體的關鍵能力，以及西門子Simcenter...