是德科技推出全新機器學習工具包 加速半導體元件建模與參數萃取

是德科技宣布於最新版元件建模軟體套件中推出全新機器學習(ML)工具包。此解決方案將模型開發與萃取時間從數週縮短至數小時,加速製程設計套件(PDK)交付,並支援設計製程協同最佳化(DTCO)應用。 半導體產業正經歷快速轉型,驅動因素包括環繞式閘極(GAA)電晶體等先進架構、氮化鎵(GaN)與碳化矽(SiC)等寬能隙材料,以及小晶片與3D堆疊等異質整合策略。這些創新雖提升效能,卻也帶來複雜的建模與參數萃取挑戰。傳統工作流程依賴以物理為基礎的緊湊模型與手動參數萃取,迫使工程師在多種操作條件下調整數百個相互關聯的參數,不僅耗時數週,且往往難以達成最佳結果。隨著產品開發時程日益緊湊,更快速、更具預測性且自動化的AI/ML驅動建模解決方案已成為關鍵需求。 是德科技全新推出的ML工具包,透過整合先進神經網路架構,以及ML最佳化技術,在Device...
2026 年 01 月 29 日

EUV微影面臨六大挑戰 材料工程/計量技術解難題

半個多世紀以來,傳統摩爾定律2D縮放定義了半導體產業的技術路線圖。在2000年左右的Dennard縮放時代,半導體業界每兩年可以將電晶體尺寸縮小50%。 圖1 從1970年代至今,電晶體微縮的方法已走過三個階段 更具體地說,我們藉由縮小控制電晶體開關狀態的柵極長度來實現電晶體的微縮,而閘極長度也因而成為製程節點命名的根據,例如90奈米、65奈米等。只要按比例縮放柵極氧化層,晶片製造商就能同時得到性能(Performance)、功率(Power)、面積(Area)與成本(Cost),也就是PPAC的改善。回顧過去,進步很容易! 然而,在2000年到2010年間,柵極長度和柵極氧化物的微縮達到了極限。雖然半導體業者可以對更小的特徵進行圖案化,但卻會遇到柵極洩漏和接觸電阻等物理問題,導致面積跟成本改善的效益,被性能跟功耗的劣勢所抵銷。接著,半導體業界過渡到「等效微縮」的時代,此後柵極的長度一直保持在30奈米左右,柵極氧化物的微縮也停止了。 此後,製程節點的名稱不再與閘極的實際尺寸相關聯。相反,使用應變矽和高K金屬柵極等材料工程技術,半導體業者的新一代製程能在性能、功耗(PP)持續改善,但面積、成本(AC)的改善速度則減慢了許多。直到2010年3D...
2022 年 09 月 01 日

高效運算整合技術與數據 DTCO製程/設計最佳化有譜

在半導體技術開發初期,可利用製程技術與設計專業最佳化整合力同步進行設計和製程(製造)技術的最佳化(Design Technology Co-optimization,DTCO)。它與可製造性設計(DF...
2021 年 05 月 06 日