應材近日推出全新的沉積、蝕刻及材料改質系統，能在2奈米及更先進節點提升尖端邏輯晶片效能。這些技術透過對電晶體進行原子尺度改良，從而大幅提升人工智慧(AI)的運算能力。 針對2奈米GAA電晶體製程的需求，應材發表由ALD、蝕刻與材料改質系統組成的新一代解決方案   採用環繞式閘極電晶體是半導體產業的重要轉折，也是實現更高能源效率，以支撐更強大AI晶片運算所需的關鍵技術。隨著2奈米世代環繞式閘極(GAA)晶片將於2026年邁入量產，應材同步推出全新的材料創新技術，進一步強化埃米節點的新一代環繞式閘極電晶體效能。這些全新晶片製造系統帶來的整體效益，顯著提升了環繞式閘極製程節點轉換的整體能源效率。 應材半導體產品事業群總裁Prabu...

頂尖晶圓代工廠和垂直整合製造商(IDM)正持續為實現2奈米(或相當等級)技術節點的量產而發展，而環繞閘極(GAA)奈米片(Nanosheet)電晶體在該節點扮演核心角色。GAA奈米片元件架構一直作為鰭式場效電晶體(FinFET)的後繼技術而推行，讓靜態隨機存取記憶體(SRAM)和邏輯標準單元得以進一步縮小尺寸。 GAA奈米片元件的主要特色是垂直堆疊兩個或兩個以上奈米片型傳導通道，其中一個堆疊為包含在單個邏輯標準單元的p型元件，另一個則為n型元件(圖1)。這種配置能讓設計人員進一步縮短邏輯標準單元的高度，該數值定義為每單元的金屬導線(或軌道)數量乘以金屬間距。設計人員也可以選擇拉寬通道，犧牲標準單元高度來換取更大的驅動電流。除了尺寸微縮，GAA奈米片電晶體提供另一項勝過FinFET的優勢：閘極從各個方向環繞傳導通道，進而改善閘極對通道的控制，就算是在短通道的狀態下亦然。 圖1　GAA奈米片的穿透式電子顯微鏡圖   在晶片製造商轉換到互補式場效電晶體(CFET)技術前，GAA奈米片技術預計會延續至少三個技術世代。因為CFET具備nMOS-pMOS垂直堆疊架構，其整合複雜度比常規奈米片元件還要高出許多。因此，根據imec提出的發展藍圖，CFET量產在0.7奈米(A7)節點以後才可行。這意味著GAA奈米片世代至少要延伸到10埃米(A10)技術節點，到時的標準單元的高度預計會縮小到90奈米。 叉型片：擴展GAA到10埃米的微縮加速器 不過，要在不犧牲性能的情況下微縮GAA奈米片的標準單元，在工程上極具挑戰性。因此，從奈米片轉向叉型片(Forksheet)元件架構，是可能的解決方案。該架構是一項比常規GAA奈米片技術更具微縮潛力的非破壞性技術。 2017年，imec推出了叉型片元件架構，起初是作為SRAM單元的微縮加速器，隨後當作邏輯標準單元的微縮技術。該架構首次製造的特點是在閘極圖形化之前，在nMOS與pMOS元件之間放置的一層介電牆。因為該壁層置於邏輯標準單元的中間，故將此結構稱作「內壁」叉型片(圖2)。這種壁層把p型閘極溝槽與n型閘極溝槽從物理層面隔開，可以實現比FinFET或奈米片元件還要緊密的n-p間隔。這能進一步微縮標準單元的尺寸(最多達到90奈米的單元高度)，同時還能提供性能增益。在這種「內壁」配置下，這些片狀元件層由一種三閘極的叉型架構控制，這也是這種元件名稱的由來。 圖2　內壁叉型片的穿透式電子顯微鏡圖   2021年IEEE國際超大型積體電路技術研討會(VLSI)上，imec展示了12吋內壁叉型片製程流程的可製造性。其全功能元件的電氣特性分析證實了叉型片是最有潛力，可將邏輯和SRAM奈米片微縮推進到10埃米(A10)節點的元件架構。由於這套整合流程重複利用大部分的奈米片生產步驟，從奈米片到叉型片的技術演變可視為不具破壞性。 內壁叉型片的可製造性存在挑戰 儘管成功完成硬體展示，有關可製造性的擔憂持續存在，促使imec重新思考和改良其最初的叉型片元件架構。主要的挑戰與內壁架構本身的可製造性有關。為了達到90奈米的邏輯標準單元高度，介電牆需要達到極薄的厚度，落在8~10奈米的範圍內。然而該壁層在元件製程流程的早期階段製造，所以會暴露在後續所有的前段製程蝕刻步驟下，這些蝕刻可能進一步削減介電牆的厚度，對該壁層的材料選擇增添諸多需求。此外，為了實現專用於n型或p型元件(例如p/n源極/汲極磊晶)的製程步驟，勢必要在這層薄介電牆上方精準放置專用的光罩，這會增加p/n光罩對準的難度。 除此之外，現實應用中的九成元件都有一個提供n型和p型通道使用的共同閘極。在包含內壁叉型片元件的標準單元內，介電牆會阻隔這種p-n相連的閘極。除非提高閘極高度來跨越這面牆，但此舉會增加寄生電容。 最後，晶片製造商也擔憂三閘極架構，閘極在此架構下只從三面環繞通道。與GAA架構相比，閘極面臨失去通道控制的風險，尤其是在短通道的狀態下。 外壁叉型片：標準單元邊界上的介電牆 在2025年IEEE國際超大型積體電路技術研討會(VLSI)上，imec研究人員發表了一款創新的叉型片元件架構，他們取名為外壁叉型片。他們利用科技電腦輔助設計(TCAD)模擬，展示了這種外壁叉型片透過簡化製程複雜度、提供優異性能，同時保留尺寸的可調能力來改良其先前的設計。 外壁叉型片把介電牆放在標準單元的邊緣，將其轉為p-p或n-n壁層。這能讓每片壁層都能給其相鄰的標準單元共用，也能以更寬的厚度(最厚到15奈米)製造，而無須犧牲90奈米的單元高度。 另一個特點是壁層後(wall-last)整合方法。整體製程流程從形成矽/矽鍺(SiGe)寬堆疊開始—在GAA技術反覆出現的一道製程步驟。在奈米片通道形成階段蝕刻矽鍺(SiGe)後，該堆疊的矽元件層會形成奈米片型傳導通道。該介電牆最後會把該堆疊一分為二，兩顆具備相似極性的場效電晶體分別在該壁層的兩側。這層壁層在整合流程接近尾聲時製造，也就是在奈米片通道形成、源極/汲極蝕刻和源極/汲極磊晶成長之後進行。最後是替代金屬閘極(RMG)步驟完成該整合流程。圖3為內壁與外壁叉型片的結構比較。 圖3　內壁(上)與外壁(下)叉型片結構示意圖(發表於2025年IEEE國際超大型積體電路技術研討會)   外壁叉型片實現五大改良 內壁和外壁叉型片有兩點勝過GAA奈米片元件的共同優勢。在尺寸微縮方面，這兩種設計都能在10埃米(A10)節點實現90奈米的邏輯標準單元高度，與14埃米(A14)奈米片技術的115奈米單元高度相媲美(圖4)。第二點共同優勢是下降的寄生電容：在介電牆兩側的兩顆場效電晶體(不論是在內壁架構的n型或p型元件，或是外壁架構的n型與n型或p型與p型電晶體)能以比基於奈米片的微縮單元還要更近的距離放在一起，而不會造成電容問題。 圖4　...

英特爾晶圓代工(Intel Foundry)在2024年IEEE國際電子元件會議(IEDM)上公佈了新的突破，有助於推動半導體產業邁向下一個十年及更長遠的未來。英特爾晶圓代工展示了有助於改善晶片內互連的新材料，透過使用減材釕(Subtractive...

由於製程微縮的技術難度越來越高，半導體業界在過去十年，已兩度大改電晶體的結構設計，以創造出更大的微縮空間。也由於電晶體的結構設計將對電路微縮的潛力產生決定性影響，到2030年代初期，我們或許還將再看到一次電晶體結構的大幅轉變。 imec半導體研究計畫資深副總裁Serge...

憑藉著性價比極高的優勢，NAND Flash成為目前最主流的儲存裝置之一。目前最先進的NAND Flash均採用3D堆疊結構，但若要持續堆疊更多層NAND Flash，在電晶體結構設計上需要更多創新。 幾十年來，NAND快閃記憶體(NAND...

在與Samsung Foundry的緊密合作下，Ansys的Ansys RedHawk-SC和Ansys Totem電源完整性簽核解決方案已經獲得了三星最新2奈米矽製程技術的認證。這些電子設計自動化(EDA)工具的認證將為三星技術的早期採用者添加信心，幫助打造高效能計算(HPC)、智慧型手機、人工智慧加速器、資料中心通訊和圖形處理器中的積體電路(IC)。 三星的2奈米製程是其環繞式閘極(Gate-All-Around,...

隨著寄生電容越來越大，閘極之間以及閘極和閘極接點之間，也增加了串擾的風險。自有電子產品以來，串擾問題就一直存在，幸運的是，業界已熟知它的解決之道：隔離。 SPARC實現均勻沈積 在前 3D 世代，尋求隔離解決方案的製程和整合工程師可利用通過驗證的可調變平面介電層或均勻一致的...

隨著寄生電容越來越大，閘極之間以及閘極和閘極接點之間，也增加了串擾的風險。自有電子產品以來，串擾問題就一直存在，幸運的是，業界已熟知它的解決之道：隔離。 假設使用者在一個擠滿人群的大房間裡，每個人都有使用者需要的重要訊息。雖然他們都樂意告訴使用者這個訊息，但問題是，環境中的每個人全都同時在說話。房間裡的人越多，就越難從周圍的嘈雜聲中區隔出某個特定人所說的話。這個問題就是串擾，根據維基百科的定義，它是「當一個訊號在傳輸系統的一個電路或通道上傳輸時，對另一個電路或通道造成不良影響的任何現象」。如果使用者是記憶體和邏輯元件產業的從業人員，製造具數十億個...

在2021年IEEE國際超大型積體電路技術研討會(VLSI Symposium)期間，imec首次提出叉型片(Forksheet)的元件架構，用來延續奈米片(Nanosheet)電晶體發展，微縮至1nm以下的技術節點(圖1)。 圖1　電晶體架構發展藍圖：由左至右依序為鰭式場效電晶體(FinFET)、奈米片、叉型片與CFET 在叉型片架構中，因為N型與P型電晶體的間距縮小，元件的有效通道寬度能夠大於傳統的環繞閘極(GAA)奈米片電晶體。這有利於增加電晶體的驅動電流或DC性能。此外，N-P間距縮短也有助於縮短標準元件高度，漸漸推進4軌的元件高度設計，亦即將4條金屬導線布建在標準元件的高度內。 然而，4軌元件設計與16nm導線間距並不容易實現，叉型片元件太過狹窄，難以提供所需的性能。imec在2022年國際超大型積體電路技術研討會(VLSI...

為了持續提高電晶體密度，晶片製造商正採取兩種可相互搭配的途徑。一種是依循傳統摩爾定律的2D微縮，藉由導入極紫外光(EUV)微影系統與材料工程以縮小線寬；另一種是使用設計技術最佳化(DTCO)與3D技術，將邏輯單元布局最佳化來增加密度，而不需要改變微影間距。若採取第二條路徑，必須導入晶背電源分配網路與閘極全環(Gate-All-Around,...

西門子近日宣布，該公司的類比/混合訊號(AMS)電路驗證工具現可用於三星Foundry 3奈米環繞閘極(GAA)製程技術。 藉由取得此認證，客戶能儘早利用Analog FastSPICE(AFS)平台針對三星先進的製程技術驗證其AMS設計。與先前的製程相比，三星3奈米GAA平台可減小矽晶的整體尺寸、降低功率，並提升效能。 三星電子Foundry設計技術團隊副總裁Sangyun...

KLA日前發布兩款新產品：PWG5晶圓幾何形狀量測系統和Surfscan SP7XP晶圓缺陷檢測系統。這些新系統旨在解決高端記憶體和邏輯整合電路製造中極其困難的問題。 功能強大的快閃記憶體建立在3D NAND的結構之中，這些結構堆疊得越來越高，就如同分子摩天大樓一樣。當今市場上最先進的行動通訊設備中採用的頂級記憶晶片有96層，然而為了不斷提高空間和成本效益，它們將很快被128或更多層的3D...