UCIe結合健康狀態監控 Chiplet封裝可靠度更添保障
雖然多晶片(Multi-Die)設計–一種可將異質和同質晶片整合到單一封裝中的方法，有助於解決與晶片製造和良率相關問題的方法，正受到越來越多IC設計者青睞，但它同時帶來了一系列必須解決的複雜性和變數。其中，如何確保採用多晶片架構的元件，在整個生命周期中的健康和可靠性，是一個特別關鍵的議題。這個議題涉及對每個單獨晶片進行測試和分析、晶片之間的連接性，和整個多晶片封裝的測試和分析。
新思科技(Synopsys)最近與台積電合作，展示了兩個晶片通過高速UCIe介面進行通訊。新思的監控、測試與修復(MTR)矽智財(IP)在此次展示中扮演了核心角色，顯示了多晶片互連的製造和現場健康狀況。
本文將探討確保多晶片品質和可靠性的獨特挑戰、設計人員為何需要全面的監控、測試和修復解決方案，還有新思、台積電正在做些什麼，來提供協助IC設計人員解決問題(圖1)。
圖1 多晶片封裝帶來許多新的挑戰
Chiplet帶來互連監控、測試和維修新需求
隨著半導體變得越來越複雜，把多個異質或同質晶片整合在單一封裝中的情況越來越常見，在晶片或小晶片(Chiplet)之間實現有效且可靠的通訊互連的需求，正快速增加。UCIe規範已將晶片間的互連標準化，並促進了Chiplet之間的高速通訊。
然而，這些互連的高速特性需要進行嚴格的監控、測試和修復，以確保在晶片的整個生命週期中，能實現無縫通訊。監控信號完整性對於確保互連的整體健康狀態十分重要。基於演算法的嚴格測試可以發現不同類型的開路、短路和串擾(Crosstalk)，這些問題可能出現在這些接近的高速資料傳輸通道中。同樣重要的是，能夠在製程(Process)、電壓和溫度等不同範疇中，累積增強任何修復特徵，以涵蓋不同的使用案例。
為透過UCIe實現晶片對晶片的連接(圖2)，設計師必須解決幾項關鍵的多晶片健康挑戰，包括：
‧窄間距：UCIe-advanced封裝的間距，即其連接點之間的距離，通常在25~55微米之間。當晶片製造完成後，對這些微凸點進行探測是非常困難的。這需要一種嵌入式功能，能夠進行自我測試，而不是依賴探針測試。
‧只能使用UCIe的Mainband和Sideband：通常，除了Mainband和Sideband兩種通道外，並沒有其他可用於單獨晶圓級測試的設計測試(DFT)埠。
‧高速訊號完整性：由於UCIe通訊的高速特性，維持訊號完整性變得具有挑戰性。持續監測UCIe...
2025 年 03 月 26 日
