帶動先進封裝需求 Chiplet標準化克服量產難題
異質整合是當前半導體產業的熱門關鍵字之一，更被視為是接續「摩爾定律」之後，下一個引領半導體技術發展方向的指南針。不過，異質整合同時也為半導體產業帶來更複雜的挑戰，諸如互聯線寬該如何微縮、如何實現微米級，甚至次微米級精度的晶片對位等。而且這些技術課題都必須在兼顧生產速度、生產成本的前提下，找到解決辦法。需要整個半導體供應鏈上下游通力合作，才能找到更好的應對策略。
異質整合是追求最佳PPA的另一條路
台積電卓越院士兼研發副總經理余振華(圖1)指出，異質整合與製程微縮，是兩條朝著共同目標前進的不同路徑。在設計SoC晶片時，設計團隊都會追求性能(Performance)、功耗(Power)與面積(Area)的最佳化，亦即業界常說的PPA。異質整合其實也有類似的追求目標，只不過是把面積代換為體積(Volume)，希望能在最小的占用空間內，實現最高性能、最低功耗的元件設計。
圖1 台積電卓越院士兼研發副總經理余振華
因此，製程微縮跟異質整合是並行不悖，殊途同歸的兩條路。也因為異質整合仍是以微型化作為主要的追求目標，因此，線路的微縮跟密度提升還是十分重要，只是異質整合將微縮的重點放在晶片對晶片或其他元件之間的互聯，而非晶片內部的互聯線路。
要達到提高互聯密度的目標，有兩個做法，一是把互聯的線路寬度做得更細，另一個則是3D堆疊的互聯。在互聯線寬方面，台積電SoIC的接合線寬，未來會以每一代微縮70%為目標，正如同新一代SoC的製程線寬會比前一代微縮70%一樣。若能達成這個目標，在單位面積內，每一代的接合數量就可以比上一代增加一倍，進而提供多一倍的介面頻寬。
3D堆疊也是提高互聯密度的可行方法之一。藉由增加互聯的層數，在一個封裝結構中，可以整合更多晶片。這個發展方向會讓SoIC跟InFO、CoWoS這些技術有更緊密的連結，實現在相同的封裝體積內整合更多功能的目標。
克服成本挑戰需要產業協作...
2022 年 07 月 04 日
