降低測試功耗與串音障礙 SoC測試技術再躍進

2006 年 09 月 07 日
由於系統晶片整合多種複雜的功能區塊,相對造成測試上的成本與挑戰,藉由可測試計設技術的精進,將可大幅提升系統晶片測試效率,並減低自動化測試機台的使用等級。本文將就系統晶片測試中,有關鎖相迴路、測試資料壓縮,以及降低串音障礙等可測試技術進行深入探討。
》想看更多內容?快來【免費加入會員】【登入會員】,享受更多閱讀文章的權限喔!
標籤
相關文章

毋須重新設計硬體配置 USB成嵌入式韌體升級捷徑

2008 年 10 月 30 日

智慧交錯技術問世 AC-DC電源效率再升級

2010 年 04 月 08 日

升壓驅動器搭配小電容設計 WLED背光音頻雜訊銳減

2015 年 07 月 12 日

高整合/低功耗應用處理器助威 穿戴式醫療裝置感測更精準

2015 年 07 月 25 日

INT8運算最佳化發功 嵌入視覺/深度學習效能大增

2018 年 06 月 04 日

頭戴式裝置過熱救星駕到 TCO電池保護更穩當

2022 年 10 月 27 日
前一篇
奇夢達強化與華邦技術代工合約
下一篇
福祿克推出9640A RF標準訊號源校正器