西門子實現2.5D/3D IC可測試性設計自動化

2022 年 10 月 24 日

西門子(Siemens)近日推出Tessent Multi-die軟體解決方案,旨在幫助客戶加快和簡化基於2.5D和3D架構的新一代積體電路關鍵可測試性設計(DFT)。

隨著市場對於更小巧、更節能和更高效能的IC需求日益提升,IC設計界也面臨著嚴苛挑戰。下一代元件正傾向於採用複雜的2.5D和3D架構,以垂直(3D IC)或並排(2.5D)方式連接多個晶粒,使其能夠作為單一元件運作。但是,這種做法為晶片測試帶來巨大的挑戰,因為大部分傳統的測試方法都是基於常規的2D流程。

為了解決這些挑戰,西門子推出全面的DFT自動化解決方案Tessent Multi-die,應用於與2.5D及3D IC設計相關複雜度DFT任務。這款解決方案能夠與西門子Tessent TestKompress Streaming Scan Network軟體和Tessent IJTAG軟體搭配使用,可最佳化每個區塊的DFT測試資源,而無須擔心對於其他設計造成影響,進而簡化2.5D及3D IC的DFT任務。現在,IC設計團隊只需要使用Tessent Multi-die軟體,就能快速開發出符合IEEE 1838規範的2.5D和3D架構硬體。

西門子數位化工業軟體副總裁兼Tessent業務單位總經理Ankur Gupta表示,在2.5D和3D元件中採用高密度封裝晶粒的設計需求正快速增長,而透過西門子最新的Tessent Multi-die解決方案,可大幅減少DFT工作量,降低當前製造測試成本。

除了支援2.5D及3D IC設計的全面測試之外,Tessent Multi-die還可以產生die-to-die間的連線測試向量,並使用邊界掃描描述語言(BSDL)執行封裝層級測試。另外,Tessent Multi-die還能利用西門子Tessent TestKompress Streaming Scan Network軟體的封包資料遞送能力,支援彈性平行埠(FPP)技術的整合。於2020年推出的Tessent TestKompress Streaming Scan Network將核心級DFT需求從晶片級的測試交付資源中分離出來,使用真實、有效且自下而上的流程來實現DFT,顯著簡化DFT的規畫和實作,同時將測試時間縮短4倍。

Pedestal Research研究總監兼總裁Laurie Balch指出,隨著時間推移,傳統的2D IC設計方法將遇到各種限制,越來越多的設計團隊開始利用2.5D及3D IC架構,以滿足其在功耗、效能及晶片尺寸等方面的要求。在新設計案中部署這些高級方案的首要步驟就是制定DFT策略,以應對複雜架構帶來的種種挑戰,避免增加成本或拖累產品上市時間。透過持續發展DFT技術滿足多維度設計需求,EDA廠商將進一步推動2.5D及3D架構在全球範圍内的應用。

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