迎接2.5/3D IC 明導Calibre/Tessent雙管齊下

作者: 黃耀瑋
2011 年 12 月 27 日

明導國際(Mentor Graphics)將成2.5D及三維晶片(3D IC)發展的重要推手。由於2.5D及3D IC須分別導入矽中介板(Silicon Interposer)和矽穿孔(TSV)等製程,導致開發成本高昂且時程冗長;為此,明導國際已統整一套IC設計驗證、晶圓測試及良率分析平台解決方案,將有助2.5D/3D IC生態系統的成形,並可進一步制定出標準生產流程,做大市場規模。
 


明導國際Calibre設計解決方案行銷總監Michael Buehler-Garcia提到,目前2.5D/3D IC的良率偏低,如何透過完整的EDA工具快速除錯、優化將是加速量產時程的關鍵。





明導國際Calibre設計解決方案行銷總監Michael Buehler-Garcia表示,為兼具低功耗與高效能,晶片已逐漸朝向2.5D/3D架構發展;惟新的矽中介板與矽穿孔製程墊高技術門檻,包括訊號傳導的電路設計、驗證及糾錯等,對控管良率而言舉足輕重。同時,晶圓磨薄或堆疊後,還須面臨微裂縫(Micro Crack)、應力(Stress)與封裝繞線等艱鉅測試,因而亟需一套全方位驗證/測試電子設計自動化(EDA)工具,才能完整滿足IC設計商、晶圓廠及封測廠各端的業務需求。
 



其中,明導國際的IC設計驗證平台–Calibre,已針對2.5D及3D IC開發進行優化。Garcia指出,Calibre為採用矽中介板穿孔的2.5D IC提供設計規則檢查(DRC)、布局(Layout)、電路圖比較(LVS)檢查和設計萃取功能,全面協助晶圓廠及IC設計商優化2.5D IC設計,並加速驗證時程。針對3D IC的開發,Calibre亦新增3D STACK設計工具,直接延伸Calibre既有功能,讓消費者僅須微幅更改晶片設計流程,即能快速切入3D IC最重要的矽穿孔製程。
 



Garcia透露,目前3D IC的發展仍受限於邏輯與記憶體晶片堆疊技術尚不成熟,因此,明導國際後續將推出相關的設計驗證工具,助力邏輯與記憶體IC設計商在先期設計階段即能納入堆疊考量,進而加速3D IC開發時程,並減少測試工作。
 



至於晶片封測部分,明導國際則採用Tessent可測試性設計(DFT)產品線中的多項元件,整合多晶粒階層式(Hierarchical)掃描和內建自我測試(BIST)方法,以協助找出晶片連接與堆疊的缺陷,進而能快速導正設計。
 



Garcia強調,2.5D及3D IC跨入量產的重要關鍵在於良裸晶粒(KGD)的低缺陷率,而Tessent測試方案結合自動化測試模型生成(ATPG)功能,可提供優異的晶粒測試品質,並同時減少開發時間與成本。此外,針對邏輯/記憶體晶片連結或堆疊測試,Tessent MemoryBIST則以記憶體匯流排邏輯相連矽穿孔,進而能實速(At-speed)測出堆疊邏輯晶片與動態隨機存取記憶體(DRAM)的效能,有助客戶掌握訊號傳導狀況。
 



Garcia分析,依循摩爾定律(Moore’s Law)持續微縮晶圓尺寸的發展,正面臨設備及技術投資成本高昂的阻礙,也因此,透過2.5D或3D架構實現高效能與低功耗兼具的晶片設計,已成大勢所趨。其中,記憶體轉型為3D架構的需求最為強烈,包括三星(Samsung)、爾必達(Elpida)等大廠均積極導入3D設計方案;而三星更已與明導國際合作,透過矽穿孔技術打造出八層堆疊DRAM,藉以擁有更大的記憶體容量,卻占用更少的印刷電路板(PCB)布局面積。
 



另一方面,通訊晶片商也積極轉向2.5D及3D架構,以打造更輕薄高效的行動裝置。據了解,台積電現處於2.5D及3D IC技術領先地位,除已與賽靈思(Xilinx)共同開發基於2.5D架構的現場可編程閘陣列(FPGA)外,亦正攜手全球一線通訊晶片大廠設計2.5D通訊晶片,且已步入測試階段。預期2012年產品初具雛型後,將帶動一波2.5D晶片風潮。
 



Garcia認為,雖然台積電、聯電及三星等晶圓廠均已啟動2.5D/3D IC設計案。不過,在考量開發成本及市場需求的前提下,預估未來2~3年市場需求浮現後,2.5D IC方能率先衝量;而3D IC則有待2.5D IC的技術學習曲線達到一定水準,以及生態系統成形並進而壓低總體開發成本後,才可望正式邁入量產。

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