雖然目前已有針對3D IC設計需求全面客製化的布局軟體，但是晶片設計的工作流程千頭萬緒，只有成熟的布局工具不足以完成整個晶片設計流程。而EDA業界之所以在相關解決方案的研發牛步化，主要是因為第三維的加入，使得系統架構設計的自由度也隨之增加，這使得不論是在前段的系統設計，後段的實現與驗證，都須考慮到3D所帶來的影響。
舉例來說，3D IC的電路布局設計完成後，晶片設計團隊還須完成寄生參數擷取(Parasitic Extraction)、時序分析(Timing Analysis)、電源電壓降分析(IR Drop Analysis)、訊號一致性分析(Signal Integrity Analysis)、可製造性設計(Design for Manufacturability)等設計簽核(Sign-off)軟體及工程設計變更單(ECO)流程(圖1)，這些都是設計量產產品時所必備的。這也是許多工具供應商正在努力的目標。
 |
| 圖1 IC設計簽核流程 |
3D化設計影響深遠 系統架構首當其衝
若晶片開發團隊欲利用3D堆疊架構來開發新產品時，第一個會遭遇到的問題就是該產品要堆疊幾層晶片，才能讓成本降到最低，且仍然能夠符合規格需求。這也是在進行系統設計時，就必須考慮的重要問題。因為，如果在越早期就能決定是否採用3D技術及堆疊的晶片數與封裝方式，設計時就可以根據所採用的3D架構進行最佳化的設計。
另一項好處是提高晶片內部資料傳輸的速度，傳統2D晶片設計方式，因為局限於單一晶片，在面積有限的情況下，使得連線數目受到限制，也使得各單元間的資料頻寬受到限制，無法發揮系統的最大效能。但是對於以垂直矽穿孔(TSV)技術連線的3D IC而言，由於TSV可以大幅增進兩層之間的連線數目，增進資料傳輸的頻寬，因此可以有效解決以往資料頻寬有限的問題。
這點對於研發團隊而言非常重要，因為原本在2D架構下須使用較先進且昂貴的製程才能達到的效能目標，導入3D架構後，有機會改用較慢速且便宜的製程來實現。因此，如何預估晶片的整體成本，以便採取最低成本的設計方式，或是藉由快速原型化軟體，找出具有最佳效能的架構，將是未來EDA軟體的一大挑戰。
此外，傳統在設計系統架構時，總是以2D角度思考，以單晶片網路(Network-on-Chip, NoC)為例，傳統2D晶片的繞線(Routing)只能往四個方向傳輸資料，而3D整合技術提供了另外兩個方向，這使得新的NoC設計在資料傳輸上更加有效率，也因此改變了NoC架構的設計方法。同樣的，傳統現場可編程閘陣列(FPGA)元件與3D FPGA元件也是類似的情況，3D FPGA的切換器(Switch Box)不但能提供更多繞線的選擇，同時也提升了其效能(圖2)。這些例子均顯示如何運用3D特性提高晶片效能。
 |
| 資料來源：DATE 2009 圖2 3D FPGA與2D FPGA延遲/功耗比較 |
3D IC散熱問題不容輕忽
由於IC功能不斷增加，且運行速度屢創新高，近幾年來IC散熱的議題已成為半導體業界的顯學之一。對於3D IC而言，由於散熱面積縮小，因此散熱問題的挑戰比2D晶片更為艱鉅，必須在晶片設計階段即規畫出妥善的對策。
一個完整的3D IC設計還須考慮可靠性的問題，特別是散熱方面的問題，這是因為3D IC本身堆疊了多層晶片，所以相較於原始的2D設計，其散熱面積減少許多，加上堆疊在離散熱器較遠的晶片層，會因為導熱路徑較長，而導致散熱效果不佳，容易有溫度偏高的現象。
在IC運作時，溫度升高會對系統造成不良效應，除了會降低操作頻率之外，還會加速產品故障，縮短產品壽命。因此，在IC操作時所產生的高熱量對於3D IC來說，一直是亟待解決的問題。所有的專家也一致認為在3D IC設計流程中，除了開發降低溫度的設計方法之外，熱分析與管理軟體也扮演一個很重要的關鍵角色。
大體來說，晶片設計團隊可採用低功率設計方法、調整熱源位置、改善熱傳導及提升散熱裝置效率等解決方案來降低晶片溫度。低功率設計方法可有效降低晶片的整體功率消耗，進而減少晶片產生的熱能，是正本清源之道。但在晶片設計開發過程中，設計團隊還是要注意熱源的分布狀況，避免熱源在垂直或水平方向上過於接近，以改善晶片的溫度分布。
除了從根本上著手，降低熱量產生並避免熱量過度累積在特定晶片區塊外，改善熱傳導路徑與提升散熱裝置效率雖然是治標手段，其重要性也不容輕忽。TSV技術是3D IC特有的高效率熱傳導手段。藉由在晶片上開鑿散熱用TSV(Thermal TSV)，讓晶片上的熱量可以很快地透過沒有電性作用的TSV從熱源點平均分布出去。至於改善散熱裝置的效率，不外乎增加散熱器的表面積、使用更有效率的散熱風扇、改善機器內部的熱對流，或採用如IBM微通道(Microchannel)等更先進的散熱方式。
事實上，不管是在晶片設計時或晶片設計完成後，3D IC均必須搭配可同時對多層晶片進行熱能分析的分析軟體，以建立精確的TSV熱模型，才能進行準確的分析。由於熱分析結果與後段實現流程有關，因此除了高精準度的分析外，分析速度對相關分析軟體的供應商也是一大考驗。熱分析的結果可提供後段實現流程參考，依此調整電路布局，達到熱源點分散的作用。
在熱管理方面，利用熱感測器(或溫度感測器)監控每一個區域的溫度變化，並根據溫度或產生熱能，適度調整該區域的功率消耗(調整操作頻率或供應電壓、關閉部分模組等)，以避免溫度過高的情況產生。這些監控的方法可以透過硬體、作業系統或軟體來控制。
晶片布局首重散熱性
至於後段實現的部分，晶片設計團隊從布局規畫(Floorplan)階段就必須考慮溫度分布的問題，在並且在配線(Placement)與繞線階段都必須避免熱源過於集中，或是在相鄰兩層的相同位置出現，造成熱源重疊。進行這些設計過程時，設計人員亦須根據熱分析的結果調整細部。
雖然目前已有許多研究論文提出各種將3D晶片散熱需求納入考量的實現流程，但對EDA軟體而言，當晶片複雜度提高時，熱分析將會變得相當耗時。因此，如何在不同實現階段，運用不同的精確度來分析晶片熱流與溫度分布，在加快後段實現流程的同時，能有足夠的熱分析資訊，來進行電路布局的溫度最佳化，將是EDA軟體的一大挑戰。
此外，傳統之EDA軟體都是針對單一製程設計，因此如何提供一個能讓各種不同製程與3D製程相關的技術檔案(Technology File)並存之EDA環境，或是以一個3D技術檔案來整合所有製程的技術檔案與3D相關資訊，則是3D EDA軟體另一項挑戰。
可測試設計挑戰艱鉅
測試是3D IC能否進入到量產階段的重要瓶頸，而在這方面的問題可以分成測試硬體與測試方法兩部分。
在測試硬體部分，當電路被分割成多層時，單一晶片本身並沒有對外的輸入/輸出接點，同時也缺乏靜電保護元件(ESD)保護，因此在測試上遇到很多難題，尤其是具備許多跨層TSV互連的晶片磨薄之後，會讓晶片變得很難作後續處理。
在測試方法部分，一般邏輯電路被分割成多層時，會發生一個難以測試的問題，因為各層都未具備完整的功能，因此業界尚未找出一個很有效的方法進行單層的功能測試。為了解決這項問題，使用邏輯內建自我測試(Logic BIST)或掃描(Scan)電路等可測試設計(Design for Test)方法已勢在必行。進行結構測試是目前測試3D IC單層邏輯晶片的主要方法。另一個問題則是來自TSV本身。由於每一層晶片都含有許多TSV，特別是某些對頻寬需求較高的晶片，其跨層間的TSV數目可能超過一萬個，因此，如何建立TSV的障礙模型(Fault Model)與有效的TSV測試方法，以確保這些TSV能正常運作，也是測試上的一大挑戰。
對於3D EDA軟體方面，為了讓測試硬體與圖樣能夠由軟體自動產生，因此需要一個可以考慮到跨晶片層訊號的測試標準，而在這方面是否使用現有的IEEE測試標準，如IEEE 1149.1 Boundary Scan、IEEE 1500 Core-based design或IEEE P1687 IJTAG等測試標準，或是開發新的測試標準，仍有許多討論正在進行中。
異質整合/TSV孔徑變異/可靠度分析 諸多挑戰接踵而至
另一個EDA軟體面臨的問題為，所有現有的EDA軟體都是以單一製程為前提，然而3D IC整合多種不同製程於同一封裝內，因此不論是合成、布局、分析、模擬或驗證等EDA軟體都須具備整合多製程的能力。這對EDA軟體商而言是一大挑戰，因為必須從根本改變EDA軟體設計的思維。
各層間訊號、電源、與熱量的傳導都須透過TSV，因此，單一大小的TSV製程並不見得符合未來3D IC的需求。舉例來說，訊號傳輸用的TSV可以直徑較小的TSV，但是對於傳遞功率與散熱用的TSV而言，可能須使用直徑較大的TSV。因此，設計人員進行3D IC的電路布局時，必須格外注意TSV孔徑大小所可能造成的影響。以目前的製程技術，要在晶片上實作不同孔徑的TSV，仍有待突破。
而在軟體自動擺置TSV時，除了須考慮功率分析與熱分析的結果外，還須考慮不同大小的TSV。這將會增加EDA軟體的複雜度，因為不同大小的TSV，不但具有不同的物理模型，且各種TSV間與TSV/互補式金屬氧化物半導體(CMOS)裝置間的電路布局設計規則也更加複雜。
對於傳統2D IC的可靠度分析，只須考慮晶片與封裝之間或晶片內部的問題，但是，3D IC除了上述2D IC須考慮的問題之外，還須考慮到相鄰兩層間，TSV與所連接的晶片間，以及各晶片與封裝之間的作用。由於熱、電性與晶片的結構都會互相影響(圖3)，當晶片運作時，會產生熱量，這些熱量會使得晶片溫度上升，因此使得晶片內部的接面因熱膨脹而產生應力，並影響電性，甚至損壞電路。當應力的作用過大時，可能造成晶片裂開(Crack)或脫層(Delamination)，而電流過大則會產生電遷移(Electromigration)現象，因此，可靠度分析也是3D IC也是否能成功量產的重要關鍵之一。
 |
| 資料來源：Fraunhofer 圖3 TSV對3D IC在可靠度方面的影響 |
雖然已經有許多論文探討TSV與3D IC的可靠度問題，也提出了各種分析方式，包括TSV的結構、填入TSV的材料、TSV的直徑與排列圖樣對於應力與電性上的影響等，但是，對於EDA軟體而言，最重要的是從這些分析結果中，找到一些規範來定義TSV設計準則，供自動配線與繞線(APR)和全客製化布局(Full Custom Layout)工具使用，或是根據可靠度軟體分析結果，來進行ECO流程修正電路布局。
標準化動作牛步拖累EDA進展 協同作業將成大勢所趨
對於EDA軟體的研發而言，相關製程技術標準化是非常重要的關鍵。不論是製程、設計資料庫、測試方法都須標準化，以尋求共通的軟體解決方案。有了標準設計資料庫，所有3D EDA軟體才有共通介面來互相交換設計資料。由於3D設計資料庫是由兩個部分組成，一個是晶片設計資料，這部分與傳統的2D設計相同，另一部分則是3D相關的資訊與介面，透過這些資訊與介面，不論是分析軟體或模擬軟體都可以透過這些資訊將各層連接在一起，形成完整的模型或電路。
未來在單一封裝內將可以有一個完整系統，這也促使未來的EDA軟體必須進行更高度的整合，因為以往晶片設計都是獨立進行，晶片開發設計軟體不須考慮到封裝模擬層級的問題，也不必和印刷電路板(PCB)設計工具交換設計資料。反之也是如此，像是封裝設計模擬軟體以往都是以一個簡單的模型來取代晶片，但3D IC的晶片模型包含的元素相當複雜，不能以現有的簡單模型描述；印刷電路板設計工具基本上更不考慮到晶片內部的問題，只關心晶片外部接腳的特性，因此，不論是在電性上，或是在可靠度上，這兩種軟體皆不會考慮晶片內部的運算是否會對封裝或PCB造成問題。
目前的設計環境，都是從IC設計開始，在設計其他部分只是用一個簡單模型來取代晶片本身，這對於以往的系統而言，不會帶來任何問題。但是，不論是傳統的2D晶片或新出現的3D IC，由於產品的尺寸不斷縮小，晶片封裝面積也隨之減少，加上系統功能不斷增加，使得其I/O接腳數增加，這兩個因素導致封裝接腳的間距變小，加上晶片工作頻率越來越快，也造成在系統設計時，這三者間對彼此造成的限制條件增加，且彼此間的交互作用對系統效能的影響也更加明顯。因此，未來晶片、封裝、與印刷電路必須協同設計，才能提升系統效能。
3D IC即將進入商品化關鍵期
雖然TSV技術為目前最炙手可熱的研究課題，也是未來IC封裝的重要指標，但是在EDA軟體與設計流程方面，至今仍缺乏完整的3D EDA環境。不過，各EDA廠商也致力於相關軟體的研發，並積極尋求合作對象，以加快開發腳步。
而隨著TSV製程逐漸成熟，相信將有許多廠商會積極投入3D IC設計行列。對於3D IC的EDA軟體需求也會日益增加，而市場需求將驅使EDA軟體廠商投入更多的資源，以加速軟體上市的時程。因此，專家們都預期在最近幾年內，會出現真正應用於3D IC設計的商用EDA軟體與完整的3D IC設計流程。
在商用EDA軟體還未上市的過渡時期，設計工程師仍可以利用現有的設計環境，加上一些自行擴充的程式，來進行3D IC的設計，或是將現有的產品設計修改成3D IC設計。這兩種方式皆可以發揮TSV的優點，有效提升的產品效能，並提高產品在市場上的競爭力。待真正的3D IC設計軟體上市，則設計工程師就可以利用一些3D特有的功能設計出更高效能的系統。
(本文作者為工研院系統晶片科技中心技術副理)
| 參考資料 |
|
[1] “Will 3-D EDA Tools be Ready in Time?”, http://www.imicronews.com/analysis/3-D-EDTools-Ready-Time,2064.html |
