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有效降低氮化鉭層電阻 鈷助力先進製程效能提升

文‧葛裕逢/鮑忠興 發布日期:2020/01/18 關鍵字:CoTEMFIBInterconnectFEOLBEOLFinFET

隨著人工智慧及大數據時代來臨,晶片也須透過不斷微縮提升效能。面對7奈米(nm)先進製程,如何生產效能更高、耗電更少、面積更小,且符合可靠度要求的晶片,為當今半導體製程的重要課題。

現今隨著摩爾定律,半導體7nm先進製程已經進入量產的階段。從材料工程來看,針對電晶體接點與導線的重大金屬材料變革,是解除7nm以下先進製程效能瓶頸的關鍵。因此,電子產品驗證測試實驗室如宜特科技開始實測已量產的7nm晶片,解析鈷在7nm半導體製程扮演的角色(圖1)。

在積體電路中,電阻-電容延遲時間(RC Delay)是影響半導體元件的速度或性能的重要參數之一。隨著半導體製程推進至7nm,不僅金屬連線(Interconnect)層數越趨增加,導線間的距離也不斷微縮;當電子訊號在層數多的金屬連線間傳送時,其產生的電阻-電容延遲時間將嚴重減低半導體元件的速度。如何降低電阻-電容延遲時間、增加半導體元件運行速度,是重要課題。

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