益華電腦(Cadence)宣布推出全新的Certus設計收斂解決方案(Closure Solution)，以應對晶片層級設計在尺寸及複雜性上所面臨日益增長的挑戰。Certus解決方案可自動作業，同時加速設計時程，整個設計收斂週期 — 從簽核優化到佈線、靜態時序分析 (STA) 和萃取，由數周縮短到一個晚上即可完成。該解決方案能支持最大尺寸的晶片設計專案，給予無限的設計容量，與當前的設計方法和流程相比，生產率大幅提高了十倍。
針對當今超大規模運算、5G 通訊、行動裝置、汽車和網路等新興應用領域，Certus收斂解決方案能緩解產品開發上面臨的設計瓶頸及複雜性。在導入Certus 收斂解決方案之前，全晶片收斂流程包括從全晶片組裝、靜態時序分析、優化和簽核等，過程完全手動且繁瑣冗長，加上靜態時序分析需優化且簽核超過上百個分析場景，整個流程讓設計人員需經數月時間才能完成收斂。新解決方案提供了一個完全自動化的環境，以大規模的分佈實現卓越的優化和簽核。此解決方案透過與Innovus設計實現系統和Tempus時序簽核解決方案共同的引擎，進行同步的全晶片優化，藉此可省去晶片主設計者與模塊設計者之間的重複循環動作，同時使設計團隊快速做出優化和簽核決策。此外，結合Cerebrus Intelligent Chip Explorer的優勢，可從模塊層級到全晶片的簽核收斂流程中，讓設計人員體驗額外的生產力提升。
Certus收斂解決方案為客戶提供以下優勢：
- 可擴充的創新架構：Certus Closure解決方案以分布式、分層化架構的特性進行優化和簽核，除了非常適合在雲端執行外，也可在企業內部資料中心環境中運行
- 靈活的遞增簽核方案：可僅對設計更改部分進行恢復和替換，進一步加快最終簽核
- 提高工程生產力：完全自動化的流程減少團隊間多次、冗長且重複的需求，更加快了上市時間
- SmartHub介面：強化圖形使用者介面(GUI)允許交叉探測，以進行詳細的時序調試，以驅動最後階段的設計收斂
- 3D-IC設計效率：與Integrity 3D-IC解決方案緊密整合，允許用戶優化和簽核跨異質整合製程晶片與晶片間時序關係
Cadence資深副總裁暨數位與簽核事業群總經理滕晉慶表示，現在IC設計團隊花費在處理單個重複作業的時間，通常就要5到7天，才能滿足晶片層級簽核時效和功耗上的要求，而過去的設計方法未能提供且滿足高效設計收斂所需的團隊協作和用戶體驗。Cadence一直密切關注設計團隊的需求，隨著Certus收斂解決方案的推出，Cadence為客戶提供了一個新穎的晶片層級優化和簽核環境，可在短時間內提供出色的PPA成果。
MaxLinear SoC設計與技術部門副總裁Paolo Miliozzi指出，全晶片級設計收斂是該公司工程團隊所面臨的最大瓶頸之一。MaxLinear的工程團隊利用Certus Closure可同時執行優化與簽核功能的能力，體驗到在一夜之間完成全晶片級簽核收斂，從而提高整個工程團隊的生產力。該解決方案能夠自動化整個優化和簽核流程，包括靜態時序分析(STA)、布線和萃取，使工程團隊能夠大幅提高設計成功率，並更快地進入市場。
