自動駕駛領域正在快速發展。2024年至2030年間，高度自動駕駛車輛的每年出貨量將以41% 的複合年增長率(CAGR)增長。這種快速增長導致汽車品牌對精確可靠的感測器技術產生前所未有的需求，以期實現準...

當您在繁忙車陣中動彈不得時，或許會思考，是否有更好的方式能穿越人口稠密地區。如果交通不再局限於地面，而是在三維空間中進行短距離移動，將可能帶來全新的運輸模式。 雖然聽起來像是科幻情節，但相關概念已逐漸成形。電動垂直起降(electric...

當全球科技圈還沈浸在Gemini 3的驚人效能時，一個更讓NVIDIA背脊發涼的消息悄然傳出：Anthropic才剛推出的頂級模型，Claude Opus 4.5，竟然也開始大規模採用Google TPU進行訓練，且未來的訓練規模將劍指百萬顆TPU等級，甚至連Meta也對Google遞出橄欖枝。 這是個極具殺傷力的警訊。過去NVIDIA之所以能壟斷市場，是因為CUDA是AI界的「英語」，是唯一的通用語言。Google自研的TPU雖然強大，但一直被視為Google內部的「方言」，出了Google園區就沒人講。但現在，連擁有頂級模型能力的Anthropic都開始講這門方言，#這意味著TPU生態系已經具備了外溢能力。 如果越來越多頂級玩家發現，不繳「黃仁勳稅」也能訓練出世界級模型，NVIDIA的護城河將出現第一道真正的裂痕。 面對「Google效率路線」與「叛軍結盟」的雙重夾擊，NVIDIA的執行長黃仁勳展現了極致的戰略彈性。他不僅祭出了三維防線，更使出了一招令人意想不到的「特洛伊木馬」——開放NVLink授權。 這場算力戰爭，現在演變成了三層同心圓的立體攻防： 第一層：Scale-up的記憶體怪獸與開放陷阱 在GB200...

2024年的GTC大會上，當黃仁勳費力地指著那座名為GB200 NVL72的黑色巨塔時，全場分析師都在為那天文數字般的算力歡呼。但對於熟悉大型分散式系統的資深架構師來說，這一幕既震撼又諷刺。 震撼在於NVIDIA終於把單機櫃的工程密度做到了極致；諷刺在於，這頭由72顆晶片組成的銅纜巨獸，恰恰證明了NVIDIA正在拚命追趕Google早在2015年就確立的技術哲學：單晶片已死，系統即晶片。 這場戰爭的本質，早已從單兵作戰演變為軍團陣法。我們必須拆解這場被股價掩蓋的技術真相。 通訊牆：摩爾定律失效後的真實戰場 過去十年，我們習慣了晶片製程從14奈米一路殺到3奈米，誤以為只要電晶體夠多，AI就能無限變強。現實給了所有人一記耳光。當模型參數突破兆級，單顆GPU就算強如H100也只是滄海一粟。訓練一個大模型需要幾萬顆GPU同時運算，這時真正的瓶頸不再是「算得有多快」，而是「傳得有多快」。 試想一下，你有72台法拉利(GPU)，但它們被困在台北內湖下班時間的車陣中(頻寬瓶頸)。這時法拉利的引擎再好也沒用，整支車隊的速度取決於最慢的那台車，以及糟糕的交通號誌。這就是傳統資料中心面臨的「通訊牆」。 NVIDIA依賴InfiniBand網路來解決這問題，這方案成熟但昂貴，而且需要大量的光電轉換模組(Optical...

如果把一顆矽原子放大到一顆棒球那麼大，那麼你現在手上的iPhone處理器，大概就是把整個台北市塞進一個火柴盒裡的精密程度。但人類還不滿足，半導體產業的瘋狂工程師們現在盯上了一個讓人頭皮發麻的數字：0.2nm。   這是一個什麼樣的概念？矽原子的晶格常數大約是0.54nm。換句話說，0.2nm在物理尺寸上比單個原子還要小。對物理稍微有概念的人就會覺得這像是天方夜譚，因為你不可能切出一片「比原子還薄」的火腿。   既然物理學把大門關上了，imec（比利時微電子研究中心）決定帶領台積電、Intel與Samsung這些巨頭們爬窗戶。這項讓0.2nm成為可能的救世主技術，叫做CFET（互補式場效電晶體）。 過去五十年，我們縮小晶片的邏輯很像在切披薩，想辦法把每一片切得更薄，好讓更多人（電子）能擠進去。從平面電晶體走到FinFET（鰭式場效電晶體），本質上都是在二維平面上做文章。即便FinFET把通道立起來像魚鰭一樣，它依然佔用平面空間。   但到了3nm以下，這招不管用了。電流通道窄到只剩下幾十個原子寬，電子開始不受控地亂竄，這就是所謂的量子穿隧效應，晶片會發熱、漏電，變成一顆昂貴的暖暖包。 既然披薩切不下去了，那就把披薩疊起來。   CFET的核心邏輯非常粗暴且優雅：它不再追求水平方向的極致微縮，而是把負責兩種不同訊號的電晶體（n型與p型）直接垂直堆疊。   想像一下台北信義區的發展史。早期的電晶體像是一整片的透天厝（Planar），後來為了省空間，我們把它改成了緊密的連棟公寓（FinFET）。現在土地（晶片面積）貴到了極點，唯一的解法就是把這些公寓拆掉，改建成垂直向上的摩天大樓（CFET）。   imec的製程布局已經規劃到0.2nm   透過這種「疊羅漢」的方式，理論上我們可以在不縮小電晶體本身尺寸的情況下，直接讓單位面積內的密度翻倍。這就是為什麼物理上明明切不出0.2nm，我們卻能造出等效於0.2nm密度的晶片。這是一場利用3D結構騙過物理極限的魔術。   然而，這場魔術的表演難度堪比在月球上穿針引線。   要製造出CFET結構，你需要全世界最精密的刻刀：ASML的High-NA...

在科技產業的軍備競賽中，數字往往是最大的謊言。當競爭對手紛紛將CPU、GPU與NPU的算力加總，喊出驚人的「總TOPS」數字時，高通產品管理副總裁Upendra Kulkarni在新一代Snapdragon方案技術論壇上的演講中，拋出了一個讓全場深思的比喻：「用GPU跑AI，就像開著一輛18輪的大卡車去送一個小包裹。」   這句話直擊了AI...

創客圈眾所皆知的Qualcomm已購併了Arduino，隨後發表Arduino UNO Q開發板與Arduino App Lab軟體開發工具，很明顯是希望把3,000多萬名Arduino開發者拉往Qualcomm主導的新領域，但具體是如何引導？本文將對此剖析，以下說明以圖1架構進行展開。 圖1...

數十年來，動態隨機存取記憶體(DRAM)一直是運算系統中的主記憶體，扮演暫存器的角色，讓運算處理單元可以更快存取資料和程式碼。高速運作、高整合密度、成本效益和出色的可靠度，讓DRAM技術能夠在多種電子設備中得到廣泛應用。 DRAM記憶體單元，即儲存一位元資訊的元件，具備一種極簡結構。其包含一顆電容(1C)及一顆整合於該電容旁的電晶體(1T)。電容器的作用是儲存一個電荷，電晶體則是用來接取該電容器，不論是讀取已儲存的電荷數量或是儲存一個新電荷。這種1T1C記憶體單元以包含字元線和位元線的陣列排列；字元線連接到這些電晶體的閘極，閘極則控制連接到電容器的存取通道。透過字元線來感測已儲存在電容器的電荷就能讀取記憶體的狀態。 過去幾年來，記憶體業界引進了新世代DRAM技術，這些技術透過持續擴增記憶體單元的密度而得以實現。目前的DRAM晶片屬於「10奈米級」(以D1x、D1y、D1z、D1a等表示)，其中，記憶體單元陣列內的主動區域半間距涵蓋19奈米到10奈米的區間。由人工智慧(AI)驅動而對DRAM產生更高性能、更大容量的需求，正在驅使研發邁向10奈米之後的世代。這需要在電容器、接取電晶體和記憶體單元架構方面的創新。這些創新的實例包含高深寬比的柱型電容器、從鞍型(基於鰭式場效電晶體)的存取電晶體轉向垂直閘極結構、從6F2到的4F2的單元設計轉變(F為既定技術節點的最小特徵尺寸)。 DRAM周邊電路特性需求不同 為了實現DRAM晶片的完整功能，除了存取電晶體之外，還需要其他幾種電晶體。這些附加的電晶體在像是位址解碼器、感測放大器或輸出緩衝區內發揮作用。這些電晶體稱之為DRAM周邊電晶體，傳統上會組建在DRAM記憶體陣列區的旁邊(圖1)。 圖1　DRAM晶片的內部：基於1T1C的DRAM記憶體陣列與DRAM周邊區域。   DRAM周邊電晶體可分為三大類別：第一類是常規的邏輯電晶體：重複任由開啟與關閉的數位開關。第二類是感測放大器：感測兩個記憶體單元之間電荷差異的類比型電晶體。電荷小幅增加會放大成高電壓(代表邏輯上的1)，小幅減少則轉為零電壓(代表邏輯上的0)。這些邏輯值隨後儲存在稱為列緩衝區的閂鎖結構。感測放大器的位置通常靠近記憶體陣列，在DRAM晶片占據大量面積。第三類是列解碼器：將相對較高的偏壓(通常約為3V)傳送到記憶體元件以支援資料寫入作業的電晶體。 為了跟進記憶體陣列在各節點之間的改良進度，DRAM周邊電路也在面積減少和性能強化方面隨之演變。更長期來看，有可能實現打破傳統「二維」DRAM晶片結構的更顛覆性解決方案。一種選擇是在另一片晶圓上製造DRAM周邊電路，然後把這片晶圓接合到包含記憶體陣列的晶圓，採用一種導入3D...

官方消息：Arduino 正式加入高通（ Qualcomm ）大家庭！ 這對您來說意味著什麼？簡單來說：更多的可能性。 因為，我們（編按：在此指 Arduino 團隊）將與高通技術公司（ Qualcomm...

Arm在2025年8月正式發佈神經超取樣(Neural Super Sampling, NSS)技術，該技術將專用神經加速器整合至GPU架構中，實現540p至1080p解析度升頻僅需4毫秒。這項突破性技術相比傳統渲染方法可節省高達50%的GPU工作負載，為行動裝置圖形效能帶來質變。   神經超取樣(Neural...

量子位元對雜訊極度敏感，即使最可靠的量子位元，其雜訊程度仍比實際應用所需標準高出數個數量級。這個根本性挑戰長期阻礙量子運算實用化，但解方並非來自更好的硬體，而是更聰明的錯誤控制。 NVIDIA與QuEra合作開發的AI解碼器，不僅超越傳統演算法準確度，更重要的是找到了可擴展的路徑。當量子糾錯的瓶頸從硬體轉向軟體，遊戲規則正在改寫。 這套量子糾錯技術透過將多個物理量子位元編碼為邏輯量子位元，讓系統具備容錯能力。這套機制的核心在於「解碼」:重複測量物理量子位元的選定組合，分析測量結果推斷錯誤位置，再輸出修正指令回傳給量子處理單元。整個過程必須在錯誤累積失控前完成，這對解碼器提出三重要求——準確度不能出錯、速度必須即時、架構還要能擴展到數百萬量子位元。 傳統演算法在這三者間難以平衡，準確的太慢，快速的又犧牲精度。**當解碼速度跟不上錯誤累積，再多量子位元也只是雜訊放大器。** 雜訊門檻　解碼成為容錯關鍵 量子糾錯碼通常以[[n，k，d]]標記，n代表物理量子位元數量，k是邏輯量子位元數量，d則是編碼距離。距離越高能糾正的錯誤越多，但也需要更複雜的編碼方案與更大的物理量子位元用量。糾正錯誤的第一步是對物理量子位元子集執行選定測量，這些測量共同產生「錯誤徵狀」(syndrome)，接著將徵狀資料傳輸到傳統處理器進行解碼。 解碼器必須從徵狀推斷是否發生錯誤、錯誤位置何在，然後輸出最佳猜測，這些猜測會被追蹤並轉化為傳回量子處理單元的修正操作。在量子演算法執行過程中，這個迴圈不斷重複。 NVIDIA解碼器初步結果與MLE解碼器的比較圖   解碼器的準確性至關重要。若解碼器出錯，錯誤會被遺漏或因不當修正而引入新錯誤，可能損壞編碼資訊並破壞整個演算法。高精度解碼器能降低邏輯錯誤率，讓較低距離的編碼達成相同目標錯誤率，從而減少所需的物理量子位元數量。除了準確性，解碼器還必須快速且可擴展。如果解碼器無法及時處理傳入的徵狀資料，積壓會讓錯誤如雪球般累積，使錯誤糾正變得不可能，這也對解碼器與量子處理單元間的資料傳輸提出嚴格的延遲要求。 傳統方法陷困境　魔法態蒸餾成最有效方案 在量子處理單元上實施量子演算法需要容錯的通用量子閘門集，而容錯執行運算的策略仰賴能夠準備「魔法態」(magic...

車用IC銅線封裝驗證流程大升級，本文將帶領你快速掌握長達18頁的AEC-Q006改版重點。無論是設計、材料、製程、封裝、測試工程師，或是可靠度主管與驗證負責人，皆能迅速掌握新版AEC-Q006 Rev.B四大關鍵變更。 銅線鍵合挑戰與AEC-Q006改版背景 在半導體封裝流程中，打線鍵合(Wire...