大廠競相投入 扇出型晶圓級封裝漸成主流

FOWLP自2016年以來,已成為半導體產業眾所矚目的焦點,盡管FOWLP在設計上有其限制,但靠著本身低成本、高效能的特性,FOWLP在市場上仍占有一席之地,隨著3D IC技術持續發展,FOWLP聲勢也持續看漲。
2018 年 04 月 16 日

暫時接合材料創新  FOWLP製程實現高接合密度

扇出型晶圓級封裝(FOWLP)技術可實現高接合密度,擴大低價封裝可支持的I/O數量,並降低成本。相比當前的其他技術而言,該技術可減少芯片占位面積,提高接合密度,改善布線情況,並降低封裝厚度。
2018 年 01 月 20 日

GUC推出HBM2全方位解決方案

創意電子(GUC)推出第二代16奈米高頻寬記憶體(HBM)實體層(PHY)與控制器(Controller),採用已通過矽驗證的中介層(Interposer)設計與CoWoS(Chip on Wafer...
2017 年 06 月 21 日

明導設計工具推陳出新 封測產業聯手因應InFO威脅

IC尺寸日趨精緻、效能要求不減反增,礙於物理上的限制,不得不向2.5D、3D或扇出型晶圓級封裝(FO-WLP)等高密度先進封裝(HDAP)形式發展。針對此類接腳(Pin)數超過1萬、傳統工具難以因應的封裝設計,明導國際(Mentor)以Xpendition為基礎,6月中旬推出整合設計、Layout與多重檢驗工具的完整解決方案;同時與艾爾克(Amkor)等委外封裝測試(OSAT)廠商合作、推動Mentor...
2017 年 06 月 20 日

日月光/矽品搶進FO-WLP Cadence布局不缺席

IC設計與封裝設計的界線越來越模糊,台積電的InFO封裝技術,更讓許多專業封測廠捏了把冷汗。目前台積電InFO封裝所搭配的主要EDA工具由益華電腦(Cadence)提供,雙方有很深入的合作夥伴關係,不過,Cadence並未獨厚台積電,同時也正與日月光、矽品等專業委外封測廠(OSAT)攜手發展與InFO類似的Fan-out...
2017 年 03 月 30 日

InFO技術發展潛力佳 明導祭出新驗證解決方案

看好整合扇出型封裝(Integrated fan-out,InFO)技術未來發展,明導國際(Mentor Graphics)宣布推出一款結合設計、版圖布局和驗證的解決方案,為InFO晶圓級封裝技術的設計應用提供支援。該解決方案包含Calibre...
2016 年 06 月 28 日

因應輕薄短小/多功能/低功耗需求 SiP技術大展身手

隨著物聯網時代來臨,全球終端電子產品漸漸走向多功能整合及低功耗設計,因而使得可將多顆裸晶整合在單一封裝中的SiP技術日益受到關注。除了既有的封測大廠積極擴大SiP製造產能外,晶圓代工業者與IC基板廠也競相投入此一技術,以滿足市場需求。
2016 年 06 月 16 日

錫球封裝面臨微縮瓶頸 銅柱搭配錫銀封蓋前景看好

先進的封裝技術為了製造出間距更小的接點,紛紛改採銅柱或其他微型柱來進行封裝。然而,受限於製程技術限制,目前業界還是需要在銅柱上方覆蓋錫銀封蓋,來實現理想的封裝。
2016 年 06 月 04 日

FOWLP/3D IC加劇缺陷問題 先進封裝檢測技術重要性日增

現今,先進封裝科技領域發展一日千里。而就導線架、散出型晶圓級、覆晶技術和堆疊式封裝而言,所面臨的主要挑戰為何?傳統上,晶圓級封裝(WLP)市場是由使用電鍍錫焊凸塊的覆晶技術晶圓凸塊所支援。近年來,由於更高密度和更精密線距的需求漸增,銅柱亦逐漸成為一項關鍵科技。
2016 年 04 月 10 日

益華Allegro SiP和PVS技術滿足台積公司InFO封裝

益華電腦(Cadence)宣布旗下系統級封裝(Allegro SiP)和實體驗證系統(PVS)實現技術已能完整支援台積公司(TSMC)的整合型扇出型(InFO)封裝技術。透過提供可自動化設計規則檢查(DRC)流程的整合式解決方案,Allegro...
2015 年 10 月 08 日

高階封測需求看漲 科磊推WLP檢測工具搶商機

先進製程演進引發高階封測設備新商機。因應電子產品輕薄設計要求,IC製程技術不斷微縮,連帶使得高階封裝技術需求持續提升,有鑑於此,科磊(KLA-Tencor)推出兩款晶圓級封裝(Wafer-Level Packaging,...
2015 年 05 月 05 日

打造生活化穿戴式裝置 SiP技術扮要角

系統級封裝(SiP)微型化技術將實現更生活化的穿戴式裝置。SiP微型化技術可將穿戴式裝置關鍵元件整合於極小的單一封裝,不僅大幅簡化電路板設計,還能節省系統端測試時間,讓設計人員可更專注於創造差異化,打造更符合消費者需求的產品。
2013 年 11 月 25 日