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新思科技攜手台積電 推出3DIC Compiler平台

文‧吳心予 發布日期:2020/09/16 關鍵字:新思科技台積電HPCCoWoS 3DIC Compiler

新思科技日前宣布與台積公司合作,雙方採用新思科技Compiler產品的先進封裝解決方案,提供通過驗證的設計流程,可用於以矽晶中介層(Silicon Interposer)為基礎的基板上晶圓晶片封裝(Chip-on-Wafer-on-Substrate, CoWoS-S)以及高密度晶圓級且以RDL為基礎的整合扇出型封裝(Integrated Fan-Out ,InFO-R)設計。3DIC Compiler針對現今複雜多晶片(Multi-die)系統所需的封裝設計提供的解決方案,可用於高效能運算(High-performance Computing, HPC)、汽車和行動等應用。

3DIC Compiler平台可縮短封裝時間

台積公司設計建構管理處資深處長Suk Lee表示,AI和5G網路等應用對於較高水平整合、較低功耗、較小尺寸以及更快生產速度的需求日益增加,帶動了先進封裝技術的需求。台積公司創新的3DIC技術如CoWoS和InFO等,讓客戶能透過更強大的功能性和增強的系統效能,以更具競爭力的成本實現創新。我們與新思科技的合作為客戶提供了通過認證的解決方案,進而基於台積公司的 CoWoS和 InFO 封裝技術進行設計,以實現高生產力及加速完成功能性矽晶片。

新思科技設計事業群系統解決方案資深副總裁Charles Matar認為,對於想要利用多晶片解決方案設計出新一代產品的客戶,新思科技與台積公司深知其所面臨的設計挑戰,而我們雙方的合作正提供客戶一個最佳的實作途徑。透過在單一的完整平台上提供原生實現(Natively Implemented)矽中介層和扇出型佈局(Fan-out Layouts)、物理驗證(Physical Verification)、協同模擬(Co-simulation)和分析功能,讓客戶得以因應現今複雜的架構和封裝要求,還能提高生產力並縮短周轉時間(Turnaround Time)。

新思科技3DIC Compiler解決方案提供晶片封裝協同設計和分析環境,可在封裝設計出最佳的2.5D/3D多晶片系統。該解決方案包含了台積公司設計巨集(Design Macro)的支援和以高密度中介層(Interposer)為基礎、使用CoWoS技術之導線(Interconnect)的自動繞線(Auto-routing)等功能。針對以RDL為基礎的InFO 設計,則透過自動化的DRC感知之全角度多層訊號和電源/接地繞線(Power/Ground routing)、電源/接地平面設計和虛擬金屬填充(Dummy Metal Insertion),以及對台積公司設計巨集的支援,能將時程從數個月縮短至數周。

對CoWoS-S和InFO-R設計來說,晶粒(Die)分析需要在封裝環境和整個系統下進行。就設計驗證和簽核而言,晶粒感知(Die-aware)封裝和封裝感知(Package-aware)晶粒電源完整性(Power Integrity)、訊號完整性和熱分析(Thermal Analysis)皆非常重要。新思科技的3DIC Compiler整合了安矽思(Ansys)晶片封裝協同分析解決方案RedHawk系列產品,能滿足此關鍵需求,實現無縫分析(Seamless Analysis)且能更快速聚合成最佳解決方案。此外,客戶可藉由消除過度設計來實現更小的設計以及達到更高的效能。

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